用的DSP芯片为C6748，将 EMIF的CS0配置成SDRAM，16位数据，突发长度8。根据手册，将SDTIMR的T_RCD位配置0。程序通过DMA读取数据，观测EMIF各个信号线，发现从激活（ACTV）到读（READ）延时了2个CLK，正常不是应该1个时钟周期吗？也试过（将T_RCD位配置位1，抓取波形也和下方一样，延时2个CLK）还有为什么在读取的后半部分DQM信号都拉高了？
用的DSP芯片为C6748，将 EMIF的CS0配置成SDRAM，16位数据，突发长度8。根据手册，将SDTIMR的T_RCD位配置0。程序通过DMA读取数据，观测EMIF各个信号线，发现从激活（ACTV）到读（READ）延时了2个CLK，正常不是应该1个时钟周期吗？也试过（将T_RCD位配置位1，抓取波形也和下方一样，延时2个CLK）还有为什么在读取的后半部分DQM信号都拉高了？
