我在分析ADC采集数据的频谱上发现输入信号频谱内混有疑似sysref频率的频谱,但是查了很多资料并没有发现太多问题,最后在看时钟源LMK04828的时候发现LMK04828的EVM板上的PLL的供电方案,跟ADC12JXXXXEVM板上的PLL的供电方案不一样,是否可能因为PLL的电源没处理好,导致sysref信号耦合到CLK上了?
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我在分析ADC采集数据的频谱上发现输入信号频谱内混有疑似sysref频率的频谱,但是查了很多资料并没有发现太多问题,最后在看时钟源LMK04828的时候发现LMK04828的EVM板上的PLL的供电方案,跟ADC12JXXXXEVM板上的PLL的供电方案不一样,是否可能因为PLL的电源没处理好,导致sysref信号耦合到CLK上了?
JESD204B协议里面的Sysref是可以在建链后关闭的。就是为了避免sysref的干扰