6678中CACHE的空间使用问题

yl c

Intellectual 300 points

请问：

1、如果将L1D CACHE设置为32KB,L1P CACHE设置为32KB,L2 CACHE设置为0KB；

在core的LL2中定义了两个数组，out1占用32KB存储空间，out2占用32KB存储空间，

那么，当在core的LL2中对out1、out2两个数组调用进行运算操作时，因为设置的LL2是cacheable，而L1D CACHE只有32KB，那么两个数组在L1D cache中参与运算操作时会发生cache存储空间的使用冲突么？

2、memset(void *buffer, int value, int count),对buffer起作用的是它cache中的内容还是其所在的真正内存中的内容？？

8 年多前

0 Allen35065 8 年多前

TI__Mastermind 27075 points

1. 用到哪个就把哪个读进cache，把原来的置换出去；

2. L1D和LL2的cache一致性不需要手工干预，所以可以不用管；如果是DDR或SL2的可Cache空间，在不在cache不能确定，做完memset之后需要writeback。

0 yl c 8 年多前回复 Allen35065

Intellectual 300 points

不是说L2的cache一致性由硬件维护么，所以不需要手动维护，那么我这一小段检测程序里面，为什么DDR3里面的前128个字节不对呢？

0 Andy Yin 8 年多前回复 yl c

TI__Guru 61135 points

你是用DMA将LL2数据搬到DDR么，如果这块DDR的属性配置为cacheable，则需要在DMA启动前对这个DDR区域进行L1D cache invalid操作。

0 yl c 8 年多前回复 Andy Yin

Intellectual 300 points

但是，

1,EDMA传输数据不是直接传输到内存中么？即使DDR被cacheable了，传输到DDR内存中的数据也应该是对的啊？

2，难道是:我从memory browser中看的是DDR cache中的内容，而不是真正内存中的麽？

3，L2的cache一致性不用手动维护吧？是硬件维护是么，也就是说L2 RAM中内容始终与L1D CACHE保持一致是么？

问题有点多，请多指教啊，谢谢！

0 Andy Yin 8 年多前回复 yl c

TI__Guru 61135 points

EDMA是直接将数据传到DDR，不会经过cache；但是如果DDR是cacheable，则有可能会被cache controller在cache replacement时将DDR对应cache中的旧数据flush 覆盖；L2 memory不需要收到维护cache一致性。

请参阅c66x cache user guide。

0 yl c 8 年多前回复 Andy Yin

Intellectual 300 points

Andy, 正如你在附件图片中看到的，，EDMA传输到DDR内存中的数据是正确的，，但是当我在传输完成之后再访问DDR时，即程序中对DDR3_TEST3的访问，访问的是其cache中的内容，虽然我在访问之前添加了cache无效语句如图，但是好像并没有起作用，我用单步运行程序，发现前两次cache的内容是错误的正好对应128字节，，那么为什么我cache无效却没有起到清楚的作用呢？该怎么解决呢？？？