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  • RE: [参考译文] ADC08D500：VCMO 负载

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好、Nicolas、 我检查了这个、我的确认是正确的。 该节点上的100nF 不会导致问题。 Vcmo 输出实际上是 ADC 内部实际使用内容的缓冲副本、因此加载电容器不会导致问题。 请注意、在交流耦合模式下运行时、Vcmo 引脚被拉至接地(这是交流耦合的选择机制)。 在直流耦合模式下、Vcmo 电压用于设置驱动差分放大器的共模。 如果需要在该放大器的输入端放置100nF…
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  • RE: [参考译文] ADC08D500：ADC08D500和 ADC08D502有何不同？

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 你好、Jimmy、 主要区别在于 ADC08D502禁用了 DES 模式。 这使器件能够低于导出限制阈值、此时8位器件的输出限制阈值为1GSPS。 删除了该特性、将采样率限制为500MSPS。 此致、 Rob
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  • RE: [参考译文] ADC08D500：ADC08D500

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好！ 请参阅随附的光绘文件。 此 EVM 包括以下器件：ADC08D500/D1000/D1020/D1500/D1520 此致、 Rob e2e.ti.com/.../snar019.zip

  • RE: [参考译文] ADC08D500：ADC08D500

    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 尊敬的 Peng： 对于 LVPECL 至 LVDS 缓冲器、请查看 SN65LVDS100D 单个缓冲器以启动。 我们拥有一整套器件、它们具有从 SN65LVDS 开始的宽共模输入电压范围。 希望这会有所帮助。 此致、 Rob
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  • [参考译文] ADC08D1020：交错 ADC1 &放大器；具有扩展模式的 ADC2通道

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    Other Parts Discussed in Thread: ADC08D1020 , ADC12DL3200 , WAVEVISION5 , ADC08D500 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/946720/adc08d1020-interleaving…
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  • RE: [参考译文] ADC08D500：ADC08D500

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好、Nicolas、 对于未使用的模拟输入、请在每个输入桥臂上放置一个电阻分压器、以提供1.2V 共模电压。 然后交流电通过0.1uF 电容器将中心点接地。 请参阅随附的。 希望这对您有所帮助。 此致、 Rob

  • TPS65251低温容易损坏是什么原因？

    Other Parts Discussed in Thread: LM27761 , ADC08D500 , TPS65251 给公司设计了一个高速数据采集卡，正常使用12V供电，电源入口芯片使用TPS65251，设计及输出电流电对应1.2V-3A、2.5V-2A、3.3V-2A。1.2V对应负载为Spartan6 LX100、CYUSB3014内核供电。2.5V对应负载为LDO转1.9V供ADC08D500、及FPGA IO。3.3V负载对应FPGA IO、AD9517-3 PLL、LDO转1.8V供FPGA…
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  • RE: [参考译文] ADC08D500：ADC08D500：交错问题

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 你(们)好 我假设您的目标是在 DES 模式下运行两个 ADC08D500器件。 因此、每个 ADC 将以1000MSPS 采样(假设时钟频率为500MHz)。 然后、您需要交错2个器件以实现2000 MSPS 的总采样率。 是这样吗？ 在这种情况下、您需要将500MHz 时钟偏斜到第二个 ADC、以便与第一个 ADC 的时钟相移约90度。 需要进一步微调时钟相位、以确保由于电路板上两个…

  • ADC08D500 兩顆要一起工作做

    Other Parts Discussed in Thread: ADC08D500 目前我們有一個問題想請教，如果我們有兩顆ADC08D500要一起工作做Interleaving的話，需要在ADC CLK Input端各接一個Delay Line IC對嗎？

  • ADC08D500 DES+DDR mode

    Other Parts Discussed in Thread: ADC08D500 配置ADC08D500为DES+DDR模式（即双沿采样，双沿输出），模拟信号从I端输入，实际采集数据时，发现LVDS I通道数据正常，Q通道数据异常，两个通道上连续采样的值差异很大（如I通道输出值为0x00，紧跟着Q通道为0xA0）； 请教下这款器件能配置成上述模块工作吗，出现以上问题有可能是什么原因？

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