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  • RE: [参考译文] ADC08DL502：LVDS 输出电压规格与 ADC08D502

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 射线、 根据 TIA/EIA-644 LVDS 标准、LVDS CM 典型值为1.2V、最小摆幅为200mV、最大摆幅为1.25V。 对于这两个器件、如果将 VBG 连接到 VA、则输出的共模将设置为1.2V、并且摆幅应在规格范围内。 不确定 Xilinx 器件的共模规格是多少、但如果它较低、您只需悬空 VBG 即可提供0.8V 的共模。 此致、 Jim

  • ADC输入滤波器设计

    Other Parts Discussed in Thread: ADC08DL502 专家你好： 我们想对如下的信号进行滤波，然后再输入到模数转换器ADC08DL502。 信号存在一个大周期T，最大工作频率33kHz，一般工作频率为1kHz~22kHz， 探测接收信号在一个大周期T内，可以有0个以上脉冲信号，脉冲信号幅值随机变化，位置随机变化。 一般脉冲形状如下图所示，为近高斯形状，上升时间较短，下降时间较长。 ① 脉冲上升时间：小于5ns，最好可达到1ns ② 脉冲宽度：5ns…
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  • RE: [参考译文] ADC08DL502：带宽是否为2.3GHz

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好，Dmitry 在2.3 GHz输入频率下，输入信号将与低频输入相比显著衰减(超过5dB)。 在2.3 GHz输入频率下，SNR，SINAD和ENOB性能也将显著降低。 如果您可以分享有关客户输入频率最小和最大值，采样率和所需性能的更多详细信息，我们可以提供有关ADC08DL502可能性能的更具体答案，或者建议可提供所需性能的备选ADC。 此致， Jim B

  • ADC08DL502 采样时钟源

    Other Parts Discussed in Thread: ADC08DL502 , LMK04906 , LMK03806 Dear TI 专家： 　　　　　我现在做一个数据采集板子，用的zyqn7000 soc　FPGA，ADC用的ADC08DL502 ，采样率最高到５００M，想请问下这么高的采样率的时钟是否可以直接从FPGA输出给ADC，还是要用外部的时钟源。用外部的话FPGA要与ADC同步，那选用的这个时钟源最少需要两路输出，一路给ADC，另外一路给FPGA。这样做的话贵司哪款IC比较简单实现…

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