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ADC09QJ1300-Q1: 在中国大陆是否可以正常采购
Tao Xuhui
TI 认为已经解决
Part Number:
ADC09QJ1300
-Q1 Other Parts Discussed in Thread: ADC09DJ1300-Q1 ,
ADC09QJ1300
-Q1 和ADC09DJ1300-Q1这两款芯片在中国大陆是否可以正常采购,是否会受到禁运限制。我看官网显示样品不可订购,请问该通过何种渠道订购。
2 个月前
数据转换器
数据转换器论坛
Answered
RE: [参考译文] ADC09QJ1300:输出杂乱的代码
admin
已解决
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。 由于客户未回复而关闭。 谢谢。 Rob
5 个月前
数据转换器(参考译文帖)
数据转换器(参考译文帖)(Read Only)
RE: [参考译文] ADC09QJ1300:链路不稳定问题
admin
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。 Amy、 您能否分享一下与 ADC 的时钟连接的原理图和布局? 我认为这可能是问题所在。 此致! 埃里克
4 个月前
数据转换器(参考译文帖)
数据转换器(参考译文帖)(Read Only)
Answered
RE: [参考译文] ADC09QJ1300:如何从 JESD204C IP 输出数据中提取样本
admin
已解决
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。 非常感谢您的答复。 我已经读取样本数据
5 个月前
数据转换器(参考译文帖)
数据转换器(参考译文帖)(Read Only)
Answered
ADC09QJ1300: 建链断断续续,不稳定
??? ?
已解决
Part Number:
ADC09QJ1300
你好: 我在调试
ADC09QJ1300
的过程中,发现建链不稳定的情况,配置AD的采样率为600M,4lane模式,7.425G的lane速率,发送prbs31给FPGA,FPGA的ibert检测信号误码率、眼图。 1.硬件连接 采用AD9517时钟芯片产生两路150MHz时钟,LVPECL电平,一路给ADC的clk+/-,一路给FPGA -zu4ev(xilinx Zynq UltraScale+ MPSOC )的MGTHREFCLK…
已回答
5 个月前
数据转换器
数据转换器论坛
RE: TI ADC09QJ1300
Amy Luo
您好, 我下周将看下您的问题,很抱歉给您带来不便。
5 个月前
数据转换器
数据转换器论坛
ADC09QJ1300: 子类1模式输出可以建链,但是数据为乱码
yumeng yan
TI 认为已经解决
Part Number:
ADC09QJ1300
ADC09QJ1300
的CLK给了100M时钟,SYSREF给了7.8125M,FPGA的GLBLCLK及REFCLK均为125M,SYSREF为7.8125M。 在使用ADC的测试模式时,JESD204BIP核中的输出信号为乱码。 ARM软核的配置代码在附件中,请麻烦帮忙检查一下是否有问题。 main.c #include "xparameters.h" #include "sleep.h" #include "xgpio…
5 个月前
数据转换器
数据转换器论坛
RE: ADC09QJ1300-Q1: 系统采样时,若除了Vdiff=0时值是稳定的,其它直流分量采出值会出现正弦波
Amy Luo
您好,
ADC09QJ1300
-Q1的模拟输入要求共模电压在1.1V,变动范围是1.05V~1.15V: 您描述说“ 其它直流分量采出值会出现正弦波。 ”,具体输入是什么?共模电压在1.1V吗?测量直流电压的话,只能测量 1.05V~1.15V这个范围内的,超出此范围将不满足输入共模电压要求。
5 个月前
数据转换器
数据转换器论坛
Answered
RE: [参考译文] ADC09QJ1300-Q1:ADC TIRGOUT 无输出
admin
已解决
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。 樱桃、 我似乎客户也提出了同样的问题。 我将关闭该主题、我们将响应该客户主题。 此致、 Geoff
6 个月前
数据转换器(参考译文帖)
数据转换器(参考译文帖)(Read Only)
RE: [参考译文] ADC09QJ1300-Q1:TRIGOUT 输出不正常
admin
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。 您好! 很抱歉响应延迟。 FPGA 参考的正确时钟频率取决于您在 FPGA 上配置接收器的方式。 您能告诉我该频率是多少吗? 感谢 Eric
5 个月前
数据转换器(参考译文帖)
数据转换器(参考译文帖)(Read Only)
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