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• ADC09QJ1300: 建链断断续续，不稳定

  

  ??? ?

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  Part Number: ADC09QJ1300 你好： 我在调试ADC09QJ1300的过程中，发现建链不稳定的情况，配置AD的采样率为600M，4lane模式，7.425G的lane速率，发送prbs31给FPGA，FPGA的ibert检测信号误码率、眼图。 1.硬件连接 采用AD9517时钟芯片产生两路150MHz时钟，LVPECL电平，一路给ADC的clk+/-，一路给FPGA -zu4ev（xilinx Zynq UltraScale+ MPSOC ）的MGTHREFCLK…

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  • 1 年多前
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• [参考译文] ADC09QJ1300：链路不稳定问题

  

  admin

  Other Parts Discussed in Thread: ADC09QJ1300 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1297653/adc09qj1300-unstable-link-issues 器件型号： ADC09QJ1300 …

  • 1 年多前
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• [参考译文] ADC09QJ1300：输出杂乱的代码

  

  admin

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  Other Parts Discussed in Thread: ADC09QJ1300 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1292513/adc09qj1300-output-messy-code 器件型号： ADC09QJ1300 您好，…

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  • 1 年多前
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• [参考译文] ADC09QJ1300：LVDS 连接(SYSREF、TMSTP)

  

  admin

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  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1252793/adc09qj1300-lvds-connections-sysref-tmstp 器件型号： ADC09QJ1300 我们要从 FPGA 连接该器件。 FPGA 的 LVDS 输出符合正常…

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  • 2 年多前
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• ADC09QJ1300: 子类1模式输出可以建链，但是数据为乱码

  

  yumeng yan

  TI 认为已经解决

  Part Number: ADC09QJ1300 ADC09QJ1300的CLK给了100M时钟，SYSREF给了7.8125M，FPGA的GLBLCLK及REFCLK均为125M，SYSREF为7.8125M。 在使用ADC的测试模式时，JESD204BIP核中的输出信号为乱码。 ARM软核的配置代码在附件中，请麻烦帮忙检查一下是否有问题。 全屏 main.c 下载 #include "xparameters…

  • 1 年多前
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• ADC09QJ1300-Q1: 在中国大陆是否可以正常采购

  

  Tao Xuhui

  TI 认为已经解决

  Part Number: ADC09QJ1300-Q1 Other Parts Discussed in Thread: ADC09DJ1300-Q1 , ADC09QJ1300-Q1 和ADC09DJ1300-Q1这两款芯片在中国大陆是否可以正常采购，是否会受到禁运限制。我看官网显示样品不可订购，请问该通过何种渠道订购。

  • 1 年多前
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• [参考译文] ADC09QJ1300：器件的内部参考 PLL 很容易失去锁定

  

  admin

  Other Parts Discussed in Thread: ADC09QJ1300 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1296526/adc09qj1300-the-internal-seders-pll-of-the-device…

  • 1 年多前
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• ADC09QJ1300-Q1: ADC TIRGOUT无输出

  

  Dami

  TI 认为已经解决

  Part Number: ADC09QJ1300-Q1 引脚配置PD默认下拉、PLL_EN、PLLREF_SE默认拉高，选择外部时钟50M信号输入。寄存器配置地址和寄存器值按图片顺序来进行配置，实际ADC PLLREF_CLK output 是正常输出50Mhz信号，但是设置的TRIGOUT±没输出。原设计是设置作为FPGA GTH恢复时钟，现在显示无输出，想问问是哪里没有配置正确？

  • 2 年多前
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• [参考译文] ADC09QJ1300：如何从 JESD204C IP 输出数据中提取样本

  

  admin

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  Other Parts Discussed in Thread: ADC09QJ1300 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1293250/adc09qj1300-how-to-extract-samples-from-jesd204c-ip…

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  • 1 年多前
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• [参考译文] ADC09QJ1300-Q1：ADC TIRGOUT 无输出

  

  admin

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  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1279879/adc09qj1300-q1-adc-tirgout-has-no-output 器件型号： ADC09QJ1300-Q1 大家好、 引脚配置：PD 配置为默认下拉电阻、PLL_EN、PLLREF_SE…

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  • 2 年多前
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