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• RE: [参考译文] ADC09QJ1300-Q1：子采样技术

  

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  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好，Dylan， 子采样技术不是ADC的内部功能。 这只是一种方法，您 可以将一个相干的输入信号输入到ADC中，然后将样本来回移动，以获得具有比实际采样率高得多的有效采样率的单周期输入信号。 此致， Neeraj

  • 2 年多前
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• RE: [参考译文] ADC09QJ1300-Q1：如何将不同的通道#39；s 数据映射到 rx_tdata[255：0]

  

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  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好、曾、 如果 FPGA 使用正常数据、但在我看来不处于测试模式、这就像是时序问题。 在设置测试模式后启用 JESD 后、您能否添加一些延迟、并在问题解决后发出问题。 此致、 Neeraj

  • 2 年多前
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• RE: [参考译文] ADC09QJ1300-Q1：RX_SYNC信号并非总是高电平

  

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  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 感谢您的回复和分析。 问题已解决。 问题确实是时钟问题。 现在 我 这样实施 ： PLLREF± 进入FPGA的MMCMM ，它产生 120MHz。 120MHz有两条路， 一条通向FPGA JESD204 IP核心glbclk， 另一条通向15Mhz脉冲信号， 并将其提供给FPGA， 外部 ADC。 现在 ，完成 初始化时，FPGA JESD_Rx接口信号Rx_sync始终为高电平。

  • 2 年多前
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• RE: [参考译文] ADC09QJ1300-Q1：1300的输出是什么？(有多少个通道？ 数据速率是多少？)

  

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  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好，Amelie： 请参阅数据表第75至77页。 www.ti.com/.../adc09qj1300-q1.pdf 此致， Rob

  • 2 年多前
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• RE: [参考译文] ADC09QJ1300-Q1：关于 ADC09QJ1300-Q1一些应用问题。

  

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  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 你好、Jimmy、 请参阅下面的我的答案。 1：采样率是每通道1.3GSPS/@9位吗？ 是的、采样率为每通道1.3Gsps @ 9位。 2.如果 FPGA 收发器速度为12.7Gbps，是否可以使用 ADC09QJ1300-Q1？ 是的、您可以使用 JMODE9或 JMODE10、其中 SerDes 速率将低于12.7Gbps、采样速率为1.3Gsps。 3. PADC09QJ1300AAV…

  • 3 年多前
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• RE: [参考译文] ADC09QJ1300-Q1：通过1.8V GPIO 连接到 FPGA

  

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  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好、Slava、 正如我在前一篇文章中提到的、ADC 1.9V 电源轨只能由1.9V 电源供电。 我认为您应该能够在 FPGA 上使用1.8V 逻辑来控制 ADC 上的1.9V 逻辑。 我认为您不必进行任何电压转换。 此致、 Neeraj

  • 4 年多前
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• RE: [参考译文] ADC09QJ1300-Q1：JESD204B 菊花链时钟

  

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  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好、Slava、 您描述的方法应该起作用。 ADC 专为此时钟应用而设计。 请确保在第二个 ADC 的 PLLREFO 和 CLK 输入之间包含交流耦合电容器。 此致、 Neeraj

  • 4 年多前
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• RE: [参考译文] ADC081000：我的客户使用 ADI HMCAD1520解决方案

  

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  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 你好、Jimmy、 这款新器件怎么样？ ADC09QJ1300。 参见链接... 此致、 Rob

  • 4 年多前
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