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  • ADC12D1600: 使用WaveVison5的“import data”功能时出现问题

    TI 认为已经解决
    Part Number: ADC12D1600 您好！ 我将FPGA测试版中ADC采集到的数据通过ILA导出为.csv格式的文件，但当我将此csv文件导入WaveVison5时，出现了导入后数据不正确的问题。具体情况如下图所示，导入前，我的数据是一个幅值在1836-4095的正弦波数据（如图1所示），导入WaveVison5时，预览界面下的数据情况也是正常的（如图2所示），但选择“import”确认导入后，数据幅值范围变成了6000-8000（如图3所示）。请问为什么出现这样的问题呢？同时我可以怎么尝试解决这个问题…
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  • RE: [参考译文] ADC12D1600：超量程输出

    已解决
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好 NIR、 是的、输出代码将削波。 这种情况会一直持续到输入超过绝对最大值为止、此时可能会发生损坏。 谢谢，Chase
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  • [参考译文] ADC12D1600RB：在哪里下载电路板的参考设计/布局？

    已解决
    Other Parts Discussed in Thread: ADC12D1600 , ADC12D1800 , ADC12D1600RB , ADC12D1000 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1311174/adc12d1600rb…
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  • RE: [参考译文] ADC12D1600：如何实现1：4 DES 模式

    已解决
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好 当使用非 LSPSM 模式时、DESI、DESQ、DESIQ、DESCLKIQ 和非 DES 的最大时钟 为1.6GHz。 请注意、在所有 DES 模式下、采样率都是时钟速率的两倍。 例如、当1.6GHz 时钟时、采样频率将为3.2Gsps。 其中、在非 DES 模式下、1.6GHz 的最大时钟速率对应于1.6Gsps 的最大采样率 使用 LSPSM 模式时、最大时钟速率为800MHz…
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  • RE: [参考译文] ADC12D1000：我们能否获取评估板

    已解决
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好 Machida-San、 除了最大采样频率外、ADC12D1000和 ADC12D1600器件完全一样。 ADC12D1000的最大采样频率为1GHz、而 ADC12D1600的最大采样频率为1.6GHz。 因此、要评估 ADC12D1000、您可以订购 ADC12D1600 EVM 并提供高达1GHz 的外部采样时钟。 请参阅下面的屏幕截图： 此致！ 卢克·艾伦…
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  • RE: [参考译文] ADC12D1600：ADC12D1000替代产品

    已解决
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 Cafain, ADC12D1600可用于直接替换 ADC12D1000。 此致、 吉姆
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  • RE: [参考译文] ADC12D1600：有关 ADC12D1600的一些问题

    已解决
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好，Jiahui， 请参阅以下我的评论： A)当通道 A 和通道 B 分别由 ADC 内部处理时、每个通道的信号是否转换为 I/Q 数据流(90°相位差)进行处理？ RR：如果在双通道模式下使用 ADC、则不会以90度相位差处理 I/Q 信号、它们都是以0度相位偏移相互处理的。 否则、在交错模式或 DES 模式下使用该器件时、通道相位偏移为180度相位差。 b) FPBW…
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  • [参考译文] ADC12D1620QML-SP：总延迟

    已解决
    Other Parts Discussed in Thread: ADC12D1600 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1073037/adc12d1620qml-sp-total-latency 部件号： ADC12D1620QML-SP …

  • ADC12D1600RF: adc12d1600

    Part Number: ADC12D1600RF ad输入接信号源，但是信号源没有打开。ad输出如图， ，我调整i，q路的偏移量，要么i和id一起变大要么i和id一起变小，有没有什么办法能让i和id变成0？
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  • ADC12D1600的DCLK可以选择与RCLK的相位严格对齐吗？

    已解决
    Other Parts Discussed in Thread: ADC12D1600RF 我选择的芯片是ADC12D1600RF,因为输出数据时钟DCLK是4分频的，而DAC那边也是4分频时钟，因此两个时钟有可能有相位差。我想要通过将DA的数据时钟输给RCLK来对齐ADC的DCLK可行吗？ 我在寄存器Eh中看到，DCLK可以选择要对齐RCLK的相位，原文如下： 但是我在后文又看到说：DCLK与RCLK的相位无明确的关系。到底哪个说的是对的？ 如果不可以，有没有什么方法提供呢？

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