Other Parts Discussed in Thread: ADC12D1600 , ADC12D1800 , ADC12D1600RB , ADC12D1000 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1311174/adc12d1600rb…
Other Parts Discussed in Thread: ADC12D1600 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1073037/adc12d1620qml-sp-total-latency 部件号: ADC12D1620QML-SP …
Other Parts Discussed in Thread: ADC12D1600RF 我选择的芯片是ADC12D1600RF,因为输出数据时钟DCLK是4分频的,而DAC那边也是4分频时钟,因此两个时钟有可能有相位差。我想要通过将DA的数据时钟输给RCLK来对齐ADC的DCLK可行吗?
我在寄存器Eh中看到,DCLK可以选择要对齐RCLK的相位,原文如下:
但是我在后文又看到说:DCLK与RCLK的相位无明确的关系。到底哪个说的是对的?
如果不可以,有没有什么方法提供呢?