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  • [参考译文] ADC12DJ3200QML-SP：低频(0.1Hz 至100Hz) 1/f 噪声性能

    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1395365/adc12dj3200qml-sp-low-frequency-0-1hz-to-100hz-1-f-noise-performance 器件型号： ADC12DJ3200QML-SP 工具与软件…
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  • RE: [参考译文] ADC12DJ3200QML-SP：IBIS 模型

    已解决
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 尊敬的 Bob： 我的理解是、尝试在 JESD 接口上使用 IBIS 模型不会产生很好的效果、正如您正在经历的那样。 我们已经重做了几个模型,我忘了3200模型的商业和空间都在这里,见下面的链接。 它有一个可以使用的 IBIS-AMI 模型。 ADC12DJ3200和 ADC12DJ3200QML-SP IBIS 和 IBIS-AMI 模型 SLVMDV3.ZIP (47828…
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  • [参考译文] ADC12DJ3200QML-SP：CLGA 和 CCGA 的热性能信息

    已解决
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1351202/adc12dj3200qml-sp-thermal-information-for-clga-and-ccga 器件型号： ADC12DJ3200QML-SP 团队成员 根据数据表、 CLGA…
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  • RE: [参考译文] ADC12DJ3200：ADC12DJ3200设计中使用的 TI 组件所需的重量/质量详细信息

    已解决
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 请参阅以下信息 ADC12DJ3200QML-SP/5962F1820901VYF–3.55g 5962R1723701VXC / LMK0483-SP -- 3.11g 5962R1723601VXC/LMX2615-SP–1.00g SN55LVDS33-SP / 5962-0724801VFA–0.94g TLK2711-SP…

  • RE: ADC12DJ3200: 能否在纯fpga上通过verilog实现SPI控制器去配置adc12dj3200

    您好，请参考下面这个帖子，和您的问题类似： https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1189767/adc12dj3200qml-sp-system-verilog-simulation-model 如果不能解决您的问题，再讨论。
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  • [参考译文] ADC12DJ3200QML-SP：SPI 引脚-上拉和下拉

    已解决
    Other Parts Discussed in Thread: ADC12DJ3200QML-SP 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1267293/adc12dj3200qml-sp-spi-pins---pull-up-and-pull…
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  • RE: [参考译文] ADC12DJ3200QML-SP：采样时钟相位噪声要求

    已解决
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 尊敬的 Louis： 我相信您在努力将采样时钟抖动保持在较低水平、以保持数据表性能。 上面附上的电子表格应该可以为设计合适的采样时钟抖动提供指导。 如果可以、那么 SERDES PLL 会正常工作、因为它是从采样时钟派生而来的。 这样考虑、SERDES/REFCLK 抖动必须比采样时钟严重1000倍、才能破坏 JESD 链路。 因此、如果您使用外部时钟靠近孔径抖动、则不会对串行器…
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  • RE: [参考译文] ADC12DJ3200QML-SP：ADC12DJ3200QML-SP 在断电时能否容忍 CLK+/-输入信号

    已解决
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 路易、抱歉、等了很长时间。 在 LMX2615-SP 支持的输出功率级别下、在 ADC 断电的情况下驱动 CLK 输入应该不会出现任何问题。 此致、蔡斯

  • RE: [参考译文] ADC12DJ3200QML-SP：电源引脚去耦电容器指南

    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 如果我的计数正确、结果为 Qty。 38 - 0.1uF 电容器和数量 3 - 10uF 电容器。
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  • RE: [参考译文] ADC12DJ3200QML-SP：不带平衡-非平衡变压器的单端操作

    已解决
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好、Azad、 感谢您的耐心等待。 我们测量了 ADC12DJ3200QML-SP 的 SNR、SFDR、HD2和 HD3。 首先使用平衡-非平衡变压器通过差分输入。 然后、通过将输入连接到 AIN+路径、并通过将 AIN-路径与地进行交流耦合来终止 AIN-路径。 测量数据位于随附的 PowerPoint 中。 正如您看到的、主要的降级是 HD2、它开始驱动 SFDR 性能…

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