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  • [参考译文] ADC12J2700：什么会产生 ADC12J2700的 JESD 引脚的偏置电压？

    已解决
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1124794/adc12j2700-what-creates-the-biasing-voltage-of-the-jesd-pins-of-the-adc12j2700 器件型号： ADC12J2700 …

  • ADC12J2700: Line Rate和输出数据格式

    TI 认为已经解决
    Part Number: ADC12J2700 你好。 我现在有两个问题： 配置条件： Bypass Mode, No Decimation, DDR = 1, P54 = 0, LMF = 8,8,8。 DEVCLK+/-=2048MHz。FPGA是xilinx的xc7vx485tffg1158-2。 问题1：虽然手册说了BIT RATE=ADC CLOCK *2，即JESD204B的Line Rate=2.048*2=4.096Gbps，但是我还是不明白 Line Rate 是什么计算得到的？即详细的计算过程…
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  • [参考译文] ADC12J2700：IBIS 模型问题

    已解决
    Other Parts Discussed in Thread: ADC12J2700 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1200208/adc12j2700-ibis-model-question 器件型号： ADC12J2700 我正在尝试将…
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  • [参考译文] ADC12J2700：FPGA JESD204B 同步错误状态

    已解决
    Other Parts Discussed in Thread: ADC12J2700 , LMK04828 , TPS74901 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1220191/adc12j2700-fpga-jesd204b-sync-error…
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  • [参考译文] ADC12J2700：线路速率和输出数据格式

    已解决
    Other Parts Discussed in Thread: ADC12J2700 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1204633/adc12j2700-line-rate-and-output-data-format 器件型号： AD…
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  • [参考译文] ADC12J2700：JESD204B 光链路

    已解决
    Other Parts Discussed in Thread: TSW14J57EVM , DAC38RF82EVM , DAC38J84EVM , ADC12J2700 , ADC12DJ5200RF 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1083697…
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  • [参考译文] ADC12J2700：ZCU102参考设计

    已解决
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  • RE: [参考译文] ADC12J2700：zcu102的参考设计

    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 Deepak、 我们没有 ADC12J2700的示例、但我们有一个使用另一个 ADC 的示例、可能会有所帮助。 可从以下链接下载： 此致、 Jim
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  • [参考译文] ADC12J2700：CAL_STAT 位2切换

    已解决
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/744628/adc12j2700-cal_stat-bit-2-toggling 器件型号： ADC12J2700 如果我们重复轮询该寄存器、我们会看到 CAL_STAT 寄存器(0x5b)中的位2偶尔切换…
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  • RE: [参考译文] ADC12J2700：ADC12J2700是否应该在采样频率的1/2和1/4处产生突起？

    已解决
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 你好，Layne ADC12J2700 ADC使用4路交错架构。 内置校准过程用于最大程度地减少交错模芯之间的偏移不匹配，但校准过程完成后会出现一些残留的不匹配。 这就是FS/2和FS/4的原因。 ADC12J2700数据表的表6.5 中列出了预期的正电平。 如果这些spurs高于预期水平，则应通过设置CAL_SFT位来启动校准循环。 (寄存器0x050，位3)。 此致，…

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