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  • RE: [参考译文] ADC12J2700：FPGA JESD204B 同步错误状态

    已解决
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 尊敬的 Sungdae： 您能否将有关 LMK04828的问题发布到时钟团队论坛、并查看 LVDS 驱动器输出需要哪种终端？ 此致、 Neeraj
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  • RE: [参考译文] ADC12J2700：线路速率和输出数据格式

    已解决
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 Katherine、 有关#1，请参阅随附的。 对于#2，这应该是12位并行数据。 不清楚你在这里问什么。 如果这样不起作用、请咨询 Xilinx 以了解数据格式。 此致、 吉姆 e2e.ti.com/.../ADC12J2700-bypass-line-rate.pptx

  • ADC12J2700: Line Rate和输出数据格式

    TI 认为已经解决
    Part Number: ADC12J2700 你好。 我现在有两个问题： 配置条件： Bypass Mode, No Decimation, DDR = 1, P54 = 0, LMF = 8,8,8。 DEVCLK+/-=2048MHz。FPGA是xilinx的xc7vx485tffg1158-2。 问题1：虽然手册说了BIT RATE=ADC CLOCK *2，即JESD204B的Line Rate=2.048*2=4.096Gbps，但是我还是不明白 Line Rate 是什么计算得到的？即详细的计算过程…
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  • [参考译文] ADC12J2700：IBIS 模型问题

    已解决
    Other Parts Discussed in Thread: ADC12J2700 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1200208/adc12j2700-ibis-model-question 器件型号： ADC12J2700 我正在尝试将…
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  • RE: [参考译文] ADC12J2700：什么会产生 ADC12J2700的 JESD 引脚的偏置电压？

    已解决
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好、Layne、 偏置是自动建立的。 加电后、器件以 jmode 2启动。 必须将 syncse 拉低以开始传输 K 字符以启动 JESD 初始化过程。 此致、 Neeraj
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  • RE: [参考译文] ADC12J2700：JESD204B 光链路

    已解决
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 你好，阿兰， 我将此线程转发给了我们的系统工程师之一，他建议 ADC12DJ5200RF 可能是更好的 ADC 选择，因为它有204C，这将消除同步的需要(可能更少的通道)。 但是，您仍需要时钟，SYSREF 等。 我们一直在做这样的工作，但现在我们没有任何硬件来证明这一点。 它仍在概念上。 我们知道 Samtec 有一个 Firefly 板，可以连接到 FPGA (并提供…
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  • [参考译文] ADC12J2700：ZCU102参考设计

    已解决
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/850027/adc12j2700-zcu102-reference-design 器件型号： ADC12J2700 您好！ 我正在寻找 ZCU102参考设计套件、以便与 TI 的 ADC 模块连接。 您能提供链接吗…

  • RE: [参考译文] ADC12J2700：zcu102的参考设计

    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 Deepak、 我们没有 ADC12J2700的示例、但我们有一个使用另一个 ADC 的示例、可能会有所帮助。 可从以下链接下载： 此致、 Jim
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  • RE: [参考译文] ADC12J2700：CAL_STAT 位2切换

    已解决
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好、Ryan 该保留位(地址0x05Bh、位2)切换为高电平是一件好事。 这是一个内部诊断、设计人员包括在内、我无法分享功能的确切细节、但在后台校准期间、它预计会定期升高。 此致、 Jim B
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  • RE: [参考译文] ADC12J2700：SYSREF 延迟校准

    已解决
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好、Ryan 我很高兴你在这方面取得了一些进展。 当进行 RDEL 扫描时、您不需要在接收器处保持链路处于活动状态。 您只需启用 ADC JESD204B TX 块、并完成所需的 RDEL 扫描步骤、找到设置脏捕获标志的 RDEL 范围。 一旦确定了正确的 RDEL 值(远离遇到脏捕获的设置范围)并且 ADC 配置了该延迟值、则可以在 RX 侧启用链路。 可能导致 RDEL…

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