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RE: [参考译文] ADC12J2700:FPGA JESD204B 同步错误状态
admin
已解决
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。 尊敬的 Sungdae: 您能否将有关 LMK04828的问题发布到时钟团队论坛、并查看 LVDS 驱动器输出需要哪种终端? 此致、 Neeraj
1 年多前
数据转换器(参考译文帖)
数据转换器(参考译文帖)(Read Only)
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RE: [参考译文] ADC12J2700:IBIS 模型问题
admin
已解决
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。 尊敬的 Jessica: 以下是用于
ADC12J2700
的 IBIS-AMI 模型的下载链接。 https://www.ti.com/lit/zip/slam198 此致、 Neeraj
1 年多前
数据转换器(参考译文帖)
数据转换器(参考译文帖)(Read Only)
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RE: [参考译文] ADC12J2700:线路速率和输出数据格式
admin
已解决
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。 Katherine、 有关#1,请参阅随附的。 对于#2,这应该是12位并行数据。 不清楚你在这里问什么。 如果这样不起作用、请咨询 Xilinx 以了解数据格式。 此致、 吉姆 e2e.ti.com/.../
ADC12J2700
-bypass-line-rate.pptx
1 年多前
数据转换器(参考译文帖)
数据转换器(参考译文帖)(Read Only)
ADC12J2700: Line Rate和输出数据格式
rui dong
TI 认为已经解决
Part Number:
ADC12J2700
你好。 我现在有两个问题: 配置条件: Bypass Mode, No Decimation, DDR = 1, P54 = 0, LMF = 8,8,8。 DEVCLK+/-=2048MHz。FPGA是xilinx的xc7vx485tffg1158-2。 问题1:虽然手册说了BIT RATE=ADC CLOCK *2,即JESD204B的Line Rate=2.048*2=4.096Gbps,但是我还是不明白 Line Rate 是什么计算得到的?即详细的计算过程…
1 年多前
数据转换器
数据转换器论坛
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RE: [参考译文] ADC12J2700:什么会产生 ADC12J2700的 JESD 引脚的偏置电压?
admin
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请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。 您好、Layne、 偏置是自动建立的。 加电后、器件以 jmode 2启动。 必须将 syncse 拉低以开始传输 K 字符以启动 JESD 初始化过程。 此致、 Neeraj
2 年多前
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[参考译文] ADC12J2700:JESD204B 光链路
admin
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Other Parts Discussed in Thread: TSW14J57EVM , DAC38RF82EVM , DAC38J84EVM ,
ADC12J2700
, ADC12DJ5200RF 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1083697…
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2 年多前
数据转换器(参考译文帖)
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[参考译文] ADC12J2700:ZCU102参考设计
admin
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请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/850027/
adc12j2700
-zcu102-reference-design 器件型号:
ADC12J2700
您好! 我正在寻找 ZCU102参考设计套件、以便与 TI 的 ADC 模块连接。 您能提供链接吗…
已回答
4 年多前
数据转换器(参考译文帖)
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RE: [参考译文] ADC12J2700:zcu102的参考设计
admin
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。 Deepak、 我们没有
ADC12J2700
的示例、但我们有一个使用另一个 ADC 的示例、可能会有所帮助。 可从以下链接下载: 此致、 Jim
5 年多前
数据转换器(参考译文帖)
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RE: [参考译文] ADC12J2700:CAL_STAT 位2切换
admin
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请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。 您好、Ryan 该保留位(地址0x05Bh、位2)切换为高电平是一件好事。 这是一个内部诊断、设计人员包括在内、我无法分享功能的确切细节、但在后台校准期间、它预计会定期升高。 此致、 Jim B
5 年多前
数据转换器(参考译文帖)
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RE: [参考译文] ADC12J2700:SYSREF 延迟校准
admin
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请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。 您好、Ryan 我很高兴你在这方面取得了一些进展。 当进行 RDEL 扫描时、您不需要在接收器处保持链路处于活动状态。 您只需启用 ADC JESD204B TX 块、并完成所需的 RDEL 扫描步骤、找到设置脏捕获标志的 RDEL 范围。 一旦确定了正确的 RDEL 值(远离遇到脏捕获的设置范围)并且 ADC 配置了该延迟值、则可以在 RX 侧启用链路。 可能导致 RDEL…
6 年多前
数据转换器(参考译文帖)
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