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RE: [参考译文] ADC12QJ800-Q1:CRC 错误和使用 TI JESD204 IP 66b66b 编码 JMODE8的受限数据流
admin
Resolved
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。 没问题 Mohan、如果您有任何其他问题需要我帮忙、请告诉我。 此致! 埃里克
over 1 year ago
数据转换器(参考译文帖)
数据转换器(参考译文帖)(Read Only)
Answered
RE: [参考译文] ADC12QJ800-Q1:采样率
admin
Resolved
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。 您好! 每个 ADC 通道的采样速率为800Msps。 此致、 Neeraj
over 1 year ago
数据转换器(参考译文帖)
数据转换器(参考译文帖)(Read Only)
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RE: [参考译文] ADC12QJ800-Q1:寄存器配置问题
admin
Resolved
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。 尊敬的 Amy: 以下是供客户尝试的寄存器写入操作。 地址值//注释 0x000 0xB0 //复位 ADC 延迟(100毫秒)//等待100毫秒) 0x03F 0x4A 0x058 0x81 0x05C 0x01 0x03D 0x04 0x03E 0x05 0x05D 0x41 0x05C 0x00 0x057 0x81 //仅在使用 TRIG OUT 时使用。 0x0…
over 1 year ago
数据转换器(参考译文帖)
数据转换器(参考译文帖)(Read Only)
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RE: [参考译文] ADC12QJ800-Q1:如何拼接 FPGA 接收端和 AD 发送的数据?
admin
Resolved
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。 您好、Katherine、 此处是数据表中的传输层表、可用于查看如何将数据发送到 JMODE0中的 FPGA。 此致、 Neeraj
over 1 year ago
数据转换器(参考译文帖)
数据转换器(参考译文帖)(Read Only)
ADC12QJ800-Q1: FPGA接收端接收AD发送数据如何拼接数据
?? ?
TI Thinks Resolved
Part Number:
ADC12QJ800-Q1
Other Parts Discussed in Thread: ADC12QJ800 使用ADC12QJ800 芯片JMODE0模式采集数据,FPGA接收端接收的数据如何拼接得到采样数据
over 1 year ago
数据转换器
数据转换器论坛
ADC12QJ800-Q1: 急急急,这个芯片太难用了,求问寄存器配置顺序,寄存器配置表
?? ?
TI Thinks Resolved
Part Number:
ADC12QJ800-Q1
需求: 器件输入时钟使用差分时钟:输入144MHz, 使用CPLL 生成采样率720Mpsp采样信号 JESD使用mode0,单lane速率5.76Gbps,使用8个lane,数据加扰,sysref信号2.25MHz 配置过程: 首先,根据手册9.3章节使用如下寄存器配置顺序和值,读取CPLL,SPLL未锁定,JESD 未发出同步码 图中第一列为寄存器地址,第三列为写入的寄存器值,在0x00 寄存器 写入0xB0后,读取0x270…
over 1 year ago
数据转换器
数据转换器论坛
ADC12QJ800-Q1: SYNC 信号周期性拉低
?? ?
TI Thinks Resolved
Part Number:
ADC12QJ800-Q1
需求: 使用差分时钟:输入80MHz, 使用CPLL 生成采样率720Mpsp采样信号 JESD使用mode0,单lane速率5.76Gbps,使用8个lane,数据加扰,sysref信号0.2815MHz 寄存器配置表如下: 第一列为地址,第三列为寄存器写入值 最后的现象如下: 为什么sync信号会周期性拉低
over 1 year ago
数据转换器
数据转换器论坛
ADC12QJ800-Q1: 寄存器配置问题,寄存器配置顺序和寄存器的值
?? ?
TI Thinks Resolved
Part Number:
ADC12QJ800-Q1
需求: 使用差分时钟:输入144MHz, 使用CPLL 生成采样率720Mpsp采样信号 JESD使用mode0,单lane速率5.76Gbps,使用8个lane,数据加扰,sysref信号2.25MHz 配置过程: 首先,根据手册9.3章节使用如下寄存器配置顺序和值,读取CPLL,SPLL未锁定,JESD 未发出同步码 图中第一列为寄存器地址,第三列为写入的寄存器值,在0x00 寄存器 写入0xB0后,读取0x270-寄存器为…
over 1 year ago
数据转换器
数据转换器论坛
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