• RE: ADC3664: Input interface usage issue

  

  Kailyn Chen

  John Shen said: 针对上次提出的第一个问题你回复可以参考EVM使用ADT1-6T+将单端转化成差分输入给ADC，但看到 User's guide说使用ADT1-6T+只是交流耦合，这个对我的使用是否有影响？ 是的，使用ADT1_6T+是AC 耦合，将直流分量隔离掉，然后给ADC的输入。您这里提到对您的使用是否有影响具体指的什么？不论是AC耦合还是DC耦合，目的是都为了满足ADC的输入电压要求。 John Shen said: 2、针对上次的第三个问题你回复CLK和DCLKIN没有特殊要求…

  • 3 months ago
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• RE: [参考译文] ADC3664：DCLKIN 和 CLK 波形

  

  admin

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  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 尊敬的 Amy： 是的、您可以为 CLK 和 DCLKIN 使用正弦波。 我们在实验中使用正弦波 CW 信号发生器来检查器件 EVM。 此致、 Rob

  • 6 months ago
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• ADC3664EVM: ADC3664EVM

  

  bin chen

  TI Thinks Resolved

  Part Number: ADC3664EVM Other Parts Discussed in Thread: ADC3664 根据ADC3664EVM_FMC_Clocking.pdf文档进行修改后，即实现如下图所示功能 问题： （tip：FPGA的程序中仅有图一所示的这一个ILA核） 我在FPGA有一个ILA核，这个ILA核的时钟信号是clk_data，如下图一所示,这个时钟信号是由ADC3664的DCLKP、DCLKM引脚经过差分转单端而生成的。请问为什么在生成bitstream后下载给FPGA之后会出现下图二所示的错误…

  • 6 months ago
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• ADC3664EVM: ADC3664EVM

  

  bin chen

  TI Thinks Resolved

  Part Number: ADC3664EVM Other Parts Discussed in Thread: ADC3664 , 在ADC3664的datasheet中有说明如何更改输入端口以使得可以通过FPGA给ADC提供一个单端时钟，如下图，很明显，图中的CLKP是没有接入电容的 而在你们提供的ADC3664EVM_FMC_Clocking.pptx中却需要把电容加上，如下图所示 请问：应该以哪一种为准呢？我目前是按照图二进行电路板修改的 还有一个问题就是，在图一的红框中提到需要通过SPI配置一下ADC才能进行…

  • 6 months ago
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• RE: [参考译文] ADC3664：PDN/SYNC 用法

  

  admin

  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 尊敬的 SVJS： 您是否计划使用 NCO/抽取模块？ 如果您在旁路模式下运行、则不需要 SYNC 信号。 同步信号需要跨器件和抽取滤波器的内部时钟分频器同步 NCO 相位。 您是否对实施有其他顾虑？ 此致、Amy

  • 10 months ago
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• ADC3664EVM: ADC3664EVM

  

  bin chen

  TI Thinks Resolved

  Part Number: ADC3664EVM Other Parts Discussed in Thread: ADC3664 你好，关于adc3664evm板子，我们这边提供了clk dclkin以及ain，板子能够正常返回dclk，但是返回的fclk一直是高电平，且da0一直拉高是怎么回事？ 下图是我用FPGA ILA核抓到的信号：显示的就是DCLK是正常方波信号，但是FCLK一直拉高，且ADC的输出引脚DA0也是一直拉高的 TIP：所有操作基本按照手册指示来进行，且FPGA与ADC3664EVM相连接的引脚已确认过…

  • 8 months ago
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• ADC3664EVM: ADC3664EVM

  

  bin chen

  Resolved

  Part Number: ADC3664EVM Other Parts Discussed in Thread: ADC3664 在test pattern模式下，是否只需要给ADC3664采样时钟和DCLKIN就行，不需要在J2 balun input接入信号

  • Resolved

  • 8 months ago
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• RE: ADC3664EVM: ADC3664EVM

  

  Kailyn Chen

  bin chen said: ADC3664在1-wire情况是latency是1个时钟周期， 请问这个时钟周期指的是采样时钟的时钟周期还是DCLK的时钟周期。 采样时钟的时钟周期。 bin chen said: 下图是我找到的时序图，好像采样时钟也是对信号进行DDR采样吗？ 是的，采样时钟是对信号进行采样的，而DCLK指的是串行LVDS输出的时钟。2-wire SLVDS或1-wire SLVDS是串行LVDS输出模式。

  • 8 months ago
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• [参考译文] ADC3664：关于数据表上的 SNR

  

  admin

  Resolved

  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1180424/adc3664-about-the-snr-on-datasheet 器件型号： ADC3664 大家好、 请帮助回答以下问题。 1) 1)是否通过在 A/D 转换后分析 FFT 数据来计算…

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  • 11 months ago
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• ADC3664EVM: ADC3664EVM

  

  bin chen

  TI Thinks Resolved

  Part Number: ADC3664EVM Other Parts Discussed in Thread: ADC3664 , , CDCE6214 你好，在ADC3664EVM中，采样时钟可以通过J9 balun input进行输入，也可以通过FPGA产生信号时钟，请问如果使用FPGA产生采样时钟给ADC3664的话，下图中的原理图需要进行怎样的修改呢？包括哪些DNP需要重新焊接连接之类的。如果我不需要接受FPGA_REFCLK的话，是不是就只用焊接R39呢？也就是FPGA_CLK。对这个 FPGA_CLK有什么幅度需求吗…

  • 8 months ago
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