Other Parts Discussed in Thread: ADC3564 , ADC3664 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1304117/adc3564-datasheet-inl-dnl 器件型号: ADC3564 主题中讨论的其他器件…
Part Number: ADC3664EVM Other Parts Discussed in Thread: ADC3664 根据ADC3664EVM_FMC_Clocking.pdf文档进行修改后,即实现如下图所示功能
问题: (tip:FPGA的程序中仅有图一所示的这一个ILA核)
我在FPGA有一个ILA核,这个ILA核的时钟信号是clk_data,如下图一所示,这个时钟信号是由ADC3664的DCLKP、DCLKM引脚经过差分转单端而生成的。请问为什么在生成bitstream后下载给FPGA之后会出现下图二所示的错误…
Part Number: ADC3664EVM Other Parts Discussed in Thread: ADC3664 ,
在ADC3664的datasheet中有说明如何更改输入端口以使得可以通过FPGA给ADC提供一个单端时钟,如下图,很明显,图中的CLKP是没有接入电容的
而在你们提供的ADC3664EVM_FMC_Clocking.pptx中却需要把电容加上,如下图所示
请问:应该以哪一种为准呢?我目前是按照图二进行电路板修改的
还有一个问题就是,在图一的红框中提到需要通过SPI配置一下ADC才能进行…
Part Number: ADC3664EVM Other Parts Discussed in Thread: ADC3664 你好,关于adc3664evm板子,我们这边提供了clk dclkin以及ain,板子能够正常返回dclk,但是返回的fclk一直是高电平,且da0一直拉高是怎么回事?
下图是我用FPGA ILA核抓到的信号:显示的就是DCLK是正常方波信号,但是FCLK一直拉高,且ADC的输出引脚DA0也是一直拉高的
TIP:所有操作基本按照手册指示来进行,且FPGA与ADC3664EVM相连接的引脚已确认过…