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找到 52 个结果 查看 问题 帖子 排序依据
    Answered
  • ADC3664EVM: ADC3664EVM

    bin chen
    bin chen
    已解决
    Part Number: ADC3664EVM Other Parts Discussed in Thread: ADC3664 在test pattern模式下,是否只需要给ADC3664采样时钟和DCLKIN就行,不需要在J2 balun input接入信号
    • 已回答
    • 2 年多前
    • 数据转换器
    • 数据转换器论坛
  • Answered
  • ADC3664EVM: 用SPI配置DDC的时候,FCLK遇到的问题

    yuwei Pan
    yuwei Pan
    已解决
    Part Number: ADC3664EVM Other Parts Discussed in Thread: ADC3664 , , ADC3664-SP 用SPI配置DDC的时候,如果不过DDC,FCLK波形正常(为占空比50%的方波);过DDC时,用示波器显示FCLK的波形占空比不规律且有些地方高电平变成低电平
    • 已回答
    • 3 个月前
    • 数据转换器
    • 数据转换器论坛
  • [参考译文] ADC3664EVM:用于 ADC3664EVM 的 HSDC Pro v6.0

    admin
    admin
    Other Parts Discussed in Thread: ADC3664EVM , ADC3664 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1470483/adc3664evm-hsdc-pro-v6-0-for-adc3664evm 器件型号…
    • 10 个月前
    • 数据转换器(参考译文帖)
    • 数据转换器(参考译文帖)(Read Only)
  • ADC3664EVM: ADC3664EVM

    bin chen
    bin chen
    TI 认为已经解决
    Part Number: ADC3664EVM Other Parts Discussed in Thread: ADC3664 根据ADC3664EVM_FMC_Clocking.pdf文档进行修改后,即实现如下图所示功能 问题: (tip:FPGA的程序中仅有图一所示的这一个ILA核) 我在FPGA有一个ILA核,这个ILA核的时钟信号是clk_data,如下图一所示,这个时钟信号是由ADC3664的DCLKP、DCLKM引脚经过差分转单端而生成的。请问为什么在生成bitstream后下载给FPGA之后会出现下图二所示的错误…
    • 2 年多前
    • 数据转换器
    • 数据转换器论坛
  • ADC3664EVM: ADC3664EVM

    bin chen
    bin chen
    TI 认为已经解决
    Part Number: ADC3664EVM Other Parts Discussed in Thread: ADC3664 你好,关于adc3664evm板子,我们这边提供了clk dclkin以及ain,板子能够正常返回dclk,但是返回的fclk一直是高电平,且da0一直拉高是怎么回事? 下图是我用FPGA ILA核抓到的信号:显示的就是DCLK是正常方波信号,但是FCLK一直拉高,且ADC的输出引脚DA0也是一直拉高的 TIP:所有操作基本按照手册指示来进行,且FPGA与ADC3664EVM相连接的引脚已确认过…
    • 2 年多前
    • 数据转换器
    • 数据转换器论坛
  • ADC3664EVM: ADC3664EVM

    bin chen
    bin chen
    TI 认为已经解决
    Part Number: ADC3664EVM Other Parts Discussed in Thread: ADC3664 上图中,ADC3664在1-wire情况是latency是1个时钟周期, 请问这个时钟周期指的是采样时钟的时钟周期还是DCLK的时钟周期。 下图是我找到的时序图,好像采样时钟也是对信号进行DDR采样吗?
    • 2 年多前
    • 数据转换器
    • 数据转换器论坛
  • Answered
  • [参考译文] ADC3564:数据表 INL/DNL

    admin
    admin
    已解决
    Other Parts Discussed in Thread: ADC3564 , ADC3664 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1304117/adc3564-datasheet-inl-dnl 器件型号: ADC3564 主题中讨论的其他器件…
    • 已回答
    • 2 年多前
    • 数据转换器(参考译文帖)
    • 数据转换器(参考译文帖)(Read Only)
  • ADC3664EVM: ADC3664EVM

    bin chen
    bin chen
    TI 认为已经解决
    Part Number: ADC3664EVM Other Parts Discussed in Thread: ADC3664 , 在ADC3664的datasheet中有说明如何更改输入端口以使得可以通过FPGA给ADC提供一个单端时钟,如下图,很明显,图中的CLKP是没有接入电容的 而在你们提供的ADC3664EVM_FMC_Clocking.pptx中却需要把电容加上,如下图所示 请问:应该以哪一种为准呢?我目前是按照图二进行电路板修改的 还有一个问题就是,在图一的红框中提到需要通过SPI配置一下ADC才能进行…
    • 2 年多前
    • 数据转换器
    • 数据转换器论坛
  • ADC3664EVM: ADC3664EVM

    bin chen
    bin chen
    Part Number: ADC3664EVM Other Parts Discussed in Thread: ADC3664 , HD3SS3411 , CDCE6214 在芯片手册中看到如下图中的红框语句,请问ADC3664如果要输出DCLK的话,是不是就必须有DCLKIN输入,也就是说,ADC若没有接收到DCLKIN信号的话,也就不会输出DCLK信号。-----看法1 还是说:ADC3664始终会有DCLK信号输出,然后外部加入DCLKIN信号只是为了使得ADC能够控制DCLK输出的频率以便正确输出ADC转换数据…
    • 2 年多前
    • 数据转换器
    • 数据转换器论坛
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  • [参考译文] THS4541:采用 FDA 的 ADC 前端设计

    admin
    admin
    已解决
    Other Parts Discussed in Thread: ADC3664 , THS4541 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/amplifiers-group/amplifiers/f/amplifiers-forum/1193074/ths4541-front-end-design-of-adc-using-fda 器件型号: THS4541 主题中讨论的其他器件…
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    • 2 年多前
    • 放大器(参考译文帖)
    • 放大器(参考译文帖)(Read Only)
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