Part Number: ADC3664EVM Other Parts Discussed in Thread: ADC3664 你好,关于adc3664evm板子,我们这边提供了clk dclkin以及ain,板子能够正常返回dclk,但是返回的fclk一直是高电平,且da0一直拉高是怎么回事?
下图是我用FPGA ILA核抓到的信号:显示的就是DCLK是正常方波信号,但是FCLK一直拉高,且ADC的输出引脚DA0也是一直拉高的
TIP:所有操作基本按照手册指示来进行,且FPGA与ADC3664EVM相连接的引脚已确认过…
Part Number: ADC3664EVM Other Parts Discussed in Thread: ADC3664 , , CDCE6214 你好,在ADC3664EVM中,采样时钟可以通过J9 balun input进行输入,也可以通过FPGA产生信号时钟,请问如果使用FPGA产生采样时钟给ADC3664的话,下图中的原理图需要进行怎样的修改呢?包括哪些DNP需要重新焊接连接之类的。如果我不需要接受FPGA_REFCLK的话,是不是就只用焊接R39呢?也就是FPGA_CLK。对这个 FPGA_CLK有什么幅度需求吗…
Other Parts Discussed in Thread: ADC3664 , ADC3664EVM 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1173606/adc3664evm-the-waveform-when-input-full-scale…