Part Number: ADC3664EVM Other Parts Discussed in Thread: ADC3664 你好，关于adc3664evm板子，我们这边提供了clk dclkin以及ain，板子能够正常返回dclk，但是返回的fclk一直是高电平，且da0一直拉高是怎么回事？
下图是我用FPGA ILA核抓到的信号：显示的就是DCLK是正常方波信号，但是FCLK一直拉高，且ADC的输出引脚DA0也是一直拉高的
TIP：所有操作基本按照手册指示来进行，且FPGA与ADC3664EVM相连接的引脚已确认过…
Other Parts Discussed in Thread: ADC3664 , TSWDC155EVM 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1408497/adc3664evm-capture-card 器件型号： ADC3664EVM 主题中讨论的其他器件…
Other Parts Discussed in Thread: ADC3664EVM , THS4541 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1440640/adc3664evm-how-to-switch-to-dc-coupled-in…
Part Number: ADC3664EVM Other Parts Discussed in Thread: ADC3664 , , CDCE6214 你好，在ADC3664EVM中，采样时钟可以通过J9 balun input进行输入，也可以通过FPGA产生信号时钟，请问如果使用FPGA产生采样时钟给ADC3664的话，下图中的原理图需要进行怎样的修改呢？包括哪些DNP需要重新焊接连接之类的。如果我不需要接受FPGA_REFCLK的话，是不是就只用焊接R39呢？也就是FPGA_CLK。对这个 FPGA_CLK有什么幅度需求吗…
Part Number: ADC3664EVM Other Parts Discussed in Thread: ADC3664
上图中，ADC3664在1-wire情况是latency是1个时钟周期， 请问这个时钟周期指的是采样时钟的时钟周期还是DCLK的时钟周期。
下图是我找到的时序图，好像采样时钟也是对信号进行DDR采样吗？
Part Number: ADC3664EVM Other Parts Discussed in Thread: ADC3664 , 我在文档里看到 “In normal operating mode, the entire ADC full scale range gets converted to a digital output with 14-bitresolution. The output is available in as little as 1 clock cycle on the digital…
Part Number: ADC3664EVM Other Parts Discussed in Thread: ADC3664 , HD3SS3411 , CDCE6214 在芯片手册中看到如下图中的红框语句，请问ADC3664如果要输出DCLK的话，是不是就必须有DCLKIN输入，也就是说，ADC若没有接收到DCLKIN信号的话，也就不会输出DCLK信号。-----看法1
还是说：ADC3664始终会有DCLK信号输出，然后外部加入DCLKIN信号只是为了使得ADC能够控制DCLK输出的频率以便正确输出ADC转换数据…
Part Number: ADC3660EVM Other Parts Discussed in Thread: ADC3664EVM
在下图的GUI软件中可以进行相关设置使得ADC3664EVM能够输出ramp data数据（即输出一个斜坡波形的数据），请问能否通过这个软件使得ADC在每一个FCLK期间都重复输出同样的值呢，意思就是说使得ADC持续输出诸如14‘b01001000111010 这样，就是在每个FCLK期间都是重复输出诸如 01001000111010这样的14位数据，因为我想利用这个数据作为一个测试数据…
Part Number: ADC3660EVM 你好，我在FPGA接收ADC的DCLKP和DCLKM引脚（也即接收DCLK信号），用ILA抓出来的波形如下图所示，可以发现DCLK信号会出现规律性持续为0，且在有DCLK信号的时候，他的波形并不是恒定的（即频率不稳定，导致脉冲波形时而宽时而窄），请问是怎么回事？
PS：我用示波器探测DCLKP、DCLKM引脚，探测出来是一个频率基本稳定的类似方波的波形
