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• [参考译文] ADC3683-SP：硬件设计文件

  

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  Other Parts Discussed in Thread: ADC3683EVMCVAL 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1392525/adc3683-sp-hardware-design-files 器件型号： ADC3683-S…

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  • 1 年多前
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• [参考译文] ADC3683：DCLKIN 上的抖动

  

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  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1357806/adc3683-jitter-on-dclkin 器件型号： ADC3683 尊敬的 TI 团队： 数据表中规定 DCLKIN 上的抖动不得高于+/-50ps。 在我们的设计中、ADC 采样时钟和…

  • 1 年多前
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• [参考译文] ADC3683-SP：CLK VID 影响和最小值

  

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  Other Parts Discussed in Thread: ADC3683-SP 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1394772/adc3683-sp-clk-vid-impact-and-minimum-value 器件型号： ADC3683…

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  • 1 年多前
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• [参考译文] ADC3683：上电/复位校准和数据表 INL 测试设置

  

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  Other Parts Discussed in Thread: ADC3683 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1363185/adc3683-power-on-reset-calibration-and-datasheet-inl-test…

  • 1 年多前
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• [参考译文] ADC3683：输出位泡沫器

  

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  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1314184/adc3683-output-bit-fromat 器件型号： ADC3683 由于时钟分配在我的设计中受到限制、我想在所有模式下使用20位输出格式：旁路、实数、复数(NCO 处于活动状态)…

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  • 1 年多前
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• ADC3683: FCLK输出占空比异常

  

  la Ni

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  Part Number: ADC3683 工程师您好！ 我们现在使用ADC3683，发现FCLK的输出占空比不是50/50:(黄色为DCLK，蓝色为FCLK) 我们使用如下模式： Real Decimation, 1-wire，Decimation by 4 寄存器配置如下： write_reg(fd, 0x07, 0x6c); // load e-fuse write_reg(fd, 0x13, 0x01); usleep(2000); write_reg(fd, 0x13, 0x00); usleep…

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  • 2 年多前
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• [参考译文] ADC3683：ADC3683能否处理100kHz 输入信号？

  

  admin

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  • 3 年多前
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• ADC3683: FPGA抓到的FCLK 差分信号 P和N有错位

  

  la Ni

  Part Number: ADC3683 工程师您好！ 我们使用FPGA抓取FCLK时发现其P和N不同步： 但是我们这些差分线都是做了等长的，如下： 捕获的FCLK一端如下： 请问会是什么问题造成的呢？ 有疑惑是这个FCLK的摆幅是否正常？其与FPGA是直连，还是有要求P和N之间要跨接100欧电阻呢？ 感谢！

  • 1 年多前
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• [参考译文] ADC3683：FCLK 占空比异常

  

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  • 1 年多前
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• [参考译文] ADC3683：用于连接 Xilinx FPGA 的 ADC3683解串器源代码

  

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  • 3 年多前
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