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找到 61 个结果 查看 问题 帖子 排序依据

  • RE: [参考译文] ADC3683EVM：ADC3683EVM

    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 尊敬的 Avis： 我从未听说过这份文件。 您是否需要 EVM 制造和组装位置证明？ 或 ADC3683器件本身？ 此致、 Rob
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  • RE: [参考译文] ADC3683：输出位泡沫器

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 尊敬的 Viktor： 是的、在您提到的设置中20位输出可用。 下面是旁路数据捕获： 这是一个在 ePWMxA 和 ePWMxB 上 我能够在复杂模式下获取数据捕获、但不确定您提到的具体条件。 但该器件使用复杂抽取功能支持20位输出模式。 此致、 德鲁
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  • ADC3683: FCLK输出占空比异常

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    Part Number: ADC3683 工程师您好！ 我们现在使用ADC3683，发现FCLK的输出占空比不是50/50:(黄色为DCLK，蓝色为FCLK) 我们使用如下模式： Real Decimation, 1-wire，Decimation by 4 寄存器配置如下： write_reg(fd, 0x07, 0x6c); // load e-fuse write_reg(fd, 0x13, 0x01); usleep(2000); write_reg(fd, 0x13, 0x00); …
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  • [参考译文] ADC3683EVM：有哪些实用或易于实现的替代方案可以在此 EVM 上使用 J9和 J7上的默认外部时钟？

    已解决
    Other Parts Discussed in Thread: ADC3683EVM , TSW1418EVM , ADC3683 , TSWDC155EVM 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1348037/adc3683evm-what-practical…
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  • RE: [参考译文] ADC3683：FCLK 占空比异常

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 Kailyn, 我今天有时间对此进行设置。 我发现对于您提供的寄存器写入、FCLK 输出看起来正常。 寄存器0x21默认为0xFC、但我在范围上没有看到任何差异。 我已在我们的 EVM 上附加了 FCLK 图像。 FCLK 在某种程度上取决于 CLK 和 DCLK。 您能否验证客户当时钟使用的频率？ 此致、 德鲁
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  • RE: [参考译文] ADC3683EVM：现在有哪些最佳工具可评估此结果？

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 现在、我花了时间阅读和重新阅读有关两块板的信息、我意识到这一点- 1. TSW14J50EVM 使用 Intel/Altera Arria V FPGA、其已编程为提供 JESD204接口、但 TSW1418EVM 具有一个完全不同的 FPGA、即 Xilinx Artix、它通过编程可使用 ADC3683使用的串行 LVDS 接口。 理论上、TSW14J50当然可以重新编程以实现串行…

  • RE: ADC3683: FPGA抓到的FCLK 差分信号 P和N有错位

    感谢回复！ 确认到不是PN的相位差，而是DCLK和FCLK的输出有延时，导致FPGA采样有误，请问是ADC内部可以改变他们的输出延时吗？比如： 还有其他可调吗？ 感谢！
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  • RE: [参考译文] ADC3683：禁用数字旁路时使用 testPattern

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 尊敬的 Robert： 遗憾的是、 GUI 在内部无法真正对 ADC 进行任何判定。 ADC 必须按如下方式配置： 启用旁路路径或 DDC 路径。 如果使用 DDC 路径、则必须启用和配置 DDC。 然后、在任何一种情况下、您都可以使用/启用数字测试图形块。 此致、 Rob
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  • RE: [参考译文] ADC3683：模拟输入保护

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 尊敬的 Viktor： 是的、只要输入电压不超过 ADC 的绝对最大额定值、就不会发生任何损坏。 这意味着器件可以断电并接收模拟输入或时钟输入。 此致、Chase
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  • RE: [参考译文] ADC3683：基准电压和输入电压

    已解决
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好、Follin 您无需了解 ADC 架构即可了解您的问题。 我写的另一篇文章的图像说明了该数据表规格对于差分输入的工作原理。 使用0.95V 的 Vcm 数据表规格和3.2Vpp 的差分输入、每个差分桥臂将摆动1.6Vpp。 这相当于1.6/2 = 0.8V、这意味着摆幅范围将介于比 Vcm 低0.15V 到比 Vcm 高1.75V 之间。 通过在90度和270度的条件下…

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