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  • RE: 关于ads1278的CLK和SCLK

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    只有CLK的话，OUT都不能输出数据了，那DRDY应该是没输出的。
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  • [参考译文] ADS1278：未使用的模拟输入引脚

    已解决
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/581496/ads1278-unused-analog-input-pins 部件号： ADS1278 数据表中没有关于如何处理未使用的模拟输入引脚的建议。 我计划将未使用的模拟输入引脚接地。 这样可以吗…

  • RE: [参考译文] TMS320C6713：ADS1278的 McASP TDM 配置问题

    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 Randy、 是的、这是正确的、但在 TDM 模式下、位数/时隙*时隙数必须等于位时钟/ TDM 帧的总数。 ADS1278在高速模式下需要256位时钟/ TDM 帧、并将每个 TDM 时隙作为24位字提供、不会平均分为256。 因此、我唯一看到处理这种情况的方法是使用具有6个有效插槽的8槽 TDM、该插槽的大小为32位。 这将为我提供适当数量的位/时钟/ TDM 帧。 缺点是…
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  • RE: [参考译文] ADS1278：使用SCLK时SPI读取不稳定

    已解决
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好Jian： 您注意到的问题是SCLK的速度不够快，无法从ADS1278读取所有数据。 在高分辨率模式下，fCLK / Fdata比为512，因此输出数据速率为46.875kSPS。 这意味着您将有21.2us (tDATA减去TDS)来读取所有8ch X 24位=192位。 我假设您仍在读取全部8个信道，即使您使用TDM Dynamic Position (TDM动态位置…

  • ads1278内部的线性滤波器

    Other Parts Discussed in Thread: ADS1278 , ADS1271 大家好，我想请问一下ads1278内部的线性滤波器是多少阶的。另外，在数据输出端口我把数据存入FPGA的ram里面，但是要把数据复现信号波形的时候，不能从第一个数据开始把数上传，而是要从第N个开始（N是多次试验出来的值），请问这是和ads1278内部的线性滤波器有关吗，这个问题有别的解释吗

  • RE: ADS1278测量精度误差问题

    你好，我也遇到这个问题题， ADS1278 芯片内部的AGND和DGND本身就是通的，现在这个问题解决了吗

  • ADS1278数据输出无变化的问题

    Other Parts Discussed in Thread: ADS1278 ADS1278测试板配置图在附件中,具体配置为： High-Resolution、Frame-Sync TDM Fixed、CLKDIV=1、TEST[1:0]=0;PWDN 全部上拉到3.3V 在这种模式下，FPGA控制时序如下： CLK=25M SCLK=6.25M FSYNC高电平：2个SCLK； 帧周期为2048个CLK 现象： DOUT1端在FSYNC为高后输出第一个通道MSB数据，然后依次输出所有8个通道数据…

  • ADS1278电源设计

    Other Parts Discussed in Thread: ADS1278 TI专家： ADS1278需要1.8V，3.3V，5V三种电源输入，且有上电顺序要求，有推荐的电源芯片和电路吗？我的产品是12VDC外部电源输入。 谢谢！！！
    • ads1278.pdf

  • ADS1278 数据率

    Other Parts Discussed in Thread: ADS1278 Hi ADS1278 datasheet : Up to 144kSPS Data Rate 所以在告诉模式下，请问是每个通道144k的数据还是144/8=18k的数据率？

  • RE: ADS1278数据转换后读取（SPI）

    本人有ADS1278已经达到高精度的原理图和PCB，需要的联系本人QQ：664019227. 兼容 stm32 , cortex_a8, arm9等开发板， 兼容ucos,linux, wince 等操作系统。

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