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  • [参考译文] ADS42LB69：器件 ID

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/790570/ads42lb69-device-id 器件型号： ADS42LB69 大家好！ 我正在设计基于 TI ADS42LB69 双通道16位250 MSPS DDR LVDS 接口的 FMC 板。 在阅读文档时…

  • RE: [参考译文] ADS42LB69：在 ADC 采样数据上观察到尖峰(模拟输入和模拟斜坡数据均为)

    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 阿伦库马尔 当出现此尖峰时、大多数位是否会发生转换、从而导致功率浪涌？ 如果您关闭 ADC 的1、2或3电源、是否会出现此问题？ 您能否监控 OVR 引脚以查看是否发生超出范围的情况？ 您是否尝试提高 LVDS 数据强度？ 您使用的是 DDR 还是 QDR 模式？ 采样率较低时是否会出现此问题？ 此致、 Jim
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  • RE: [参考译文] ADS42LB69：内部抖动机制说明

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 感谢您提供 PSD 图并确认 PRBS 能量。 这是一个很大的帮助。 我们看到10MHz 进入并认为它是来自 PLL 时钟生成的馈通-通过将 PLL 参考更改为100MHz 来减轻。 再次感谢你
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  • RE: [参考译文] ADS42LB69：DDR/QDR LVDS 接口的引脚定义

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 Peter、 该器件可在两种输出数据模式下运行、即 DDR 或 QDR。 如果客户计划使用 DDR 模式、他们将使用数据表第5页中显示的引脚排列。 如果他们计划使用 QDR 模式、而该模式使用较少的输出数据引脚、则他们将使用数据表第6页中显示的引脚分配。 不确定这是什么令人困惑。 此致、 Jim
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  • [参考译文] Linux/ADS42LB69：SYNC 信号的用途？

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    Other Parts Discussed in Thread: ADS42LB69 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/759888/linux-ads42lb69-purpose-of-sync-signal 器件型号： ADS42LB69 …
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  • [参考译文] ADS42LB69：Avnet EUC 团队请求 TI 确认 ECCN 3A001.a.5

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/778618/ads42lb69-avnet-euc-team-request-ti-confirmation-for-eccn-3a001-a-5 器件型号： ADS42LB69 降级器、 Avnet…

  • RE: [参考译文] ADS42LB49：ADS42LB49/ADS42LB69 QDR LVDS 信号完整性问题

    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 尊敬的 Jim： 我们找到了胶水并在这方面进行了努力。 当我们了解问题时、我们将发布我们的调查结果。 此致、 1月

  • ads42lb69的SFDR较差

    Other Parts Discussed in Thread: ADS42LB69 , TPS74401 , LMK04828 目前在用ads42lb69这款芯片，自己做的板子，使用板上SIT的差分晶振作为采样时钟204.8MHz，单音10.7MHz，加晶体滤波器，SNR测试70DBFS，SFDR只有64DB，主要是二三次谐波较大，三次比二次还大些，前端电路参考该芯片开发板设计，电源使用TPS74401供电模拟1.8V和模拟3.3V，目前测试SFDR较差，按手册应该可以达到80多的，现在不太清楚导致二三次谐波大的原因…
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  • RE: [参考译文] ADS42LB69：DDR 时钟输出对称性的阐述

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 Craig、 ADC 的输出时钟具有52%/48%(典型值)的对称性。 这种与理想50%占空比的偏差会影响输出数据相对于 输出时钟的设置和保持时间。 在表6.10中指定时序数字时、数据表会考虑这一点。 此致、 Jim

  • RE: [参考译文] ADS42LB69：ADS42LB69_IBIS_Pin (时钟)问题

    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好、Karthik、 我刚刚向设计团队验证了时钟输入实际上在3.3V 电源(AVDD33)的内部运行。 因此模型是正确的。 请仔细检查您的耗材是否正确。 AVDD33 = 3.3V AVDD = 1.8V DVDD = 1.8V 也许我误解了您的问题。 您是否询问时钟驱动器和 ADS42lb69时钟输入之间的电压电平不匹配？ 如果是这样、您可以在时钟输入端进行简单的交流耦合…

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