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• RE: [参考译文] ADS5444：时钟输入与 LVDS 兼容

  

  admin

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  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 你(们)好 应该可以使用类似于6中所示的电路来使用 FPGA 的 LVDS 输出。 然后在 ADC 的每个 CLK 和/CLK 引脚的输入端直接添加一个100nF 串联电容器。 这些电容器确保时钟接收器的输入偏置为正确的输入共模。 请注意、由于 LVDS 信号的振幅仅约为0.7Vpp、ADC 性能将不是最佳(请参阅 ADS5444数据表的图24和25)。 FPGA 时钟源的抖动也可能大于理想值…

  • 6 年多前
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• RE: [参考译文] ADS5444：时钟输入与 LVDS 和 LVPECL 兼容

  

  admin

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  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好、Aseok、 ADS5444所需的标称时钟振幅为3Vpp 差分。 振幅较低的时钟可能会降低 ADC 性能。 2.我不确定 FPGA 的时钟有多干净。 时钟信号的质量也会影响 ADC 性能。 我建议您在 TI 的时钟和计时 E2E 论坛上发帖、并就哪种器件适合您的应用提出建议。 此致、 Neeraj Gill

  • 6 年多前
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• RE: [参考译文] ADS5444：关于AD转换器的CLK电压范围

  

  admin

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  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 你好Daniel 所有疑问都得到了解决。 感谢您的回答。

  • 7 年多前
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• RE: [参考译文] ADS5444：GND引脚的内部连接与数据表不匹配

  

  admin

  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好， 看一下大约在同一时间发布的另一个器件的数据表，该器件采用相同的父设计(ADS5463)，我发现这些引脚在ADS5463上被标记为数字接地。 在ADS5463中，其余的接地引脚被标记为模拟接地。 所以我怀疑这就是为什么ADS5444上的这三个引脚彼此相连，而不是连接到 其余的接地引脚-这些引脚是数字接地引脚。 此外，您还可以看到这三个接地针脚包含引脚输出的LVDS数字输出部分…

  • 7 年多前
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• 模拟信号链路产品指南

  

  heng zhang

  介绍了放大器，数据转换器，接口，时钟等主流产品，方便选择器件吧。

  • 模拟信号产品指南.pdf

  • 13 年多前
  • 存档论坛
  • 其它模拟产品 (Read-Only)
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• 如何提高信噪比

  

  jun wu

  已解决

  Other Parts Discussed in Thread: ADS5444 如何在PCB上通过器件选择和布线达到降低噪声的目的？ 比如芯片ADS5444

  • 已回答

  • 13 年多前
  • 数据转换器
  • 数据转换器论坛

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