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  • RE: [参考译文] ADS61B29：澄清了 LVDS 时钟输入规格

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 尊敬的 Sam： 最小值基于 ADC (SNR 和 SFDR)的性能。 如果您查看数据表性能图、可以看到 SNR 和 SFDR 性能与输入时钟振幅之间的关系图 当 SNR 和 SFDR 接近下降点时设置最小值。 这是因为较低的摆幅会削弱采样点实例并导致采样决策点出现抖动。 如果时钟驱动器在整个温度范围内的时钟摆幅减小、则系统可能根本没有裕度。 最好引入最佳的摆幅电平、以实现最佳的…
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  • RE: [参考译文] ADS61B29：有关迹线长度和 FPGA 正确端接的问题

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好、Carolus、 1、从数据表第4页可以看出、模拟输入引脚的电压不得低于-0.3V 或高于最小值(3.6V、AVDD+0.3) 2.如果超过2Vpp 满量程差分摆幅，ADC 将饱和。 当输入差分摆幅恢复到2Vpp 或更改为低于2Vpp 时、ADC 将立即恢复。 但是、如果超出了绝对最大额定值、则无法保证 ADC 的运行。 谢谢、 埃本
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  • [参考译文] ADS61B49：AVCC/AGND 和 DRVDD/DRGND

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    Other Parts Discussed in Thread: ADS61B49 , ADS6125 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/752002/ads61b49-avcc-agnd-and-drvdd-drgnd 器件型号： ADS61…
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  • RE: [参考译文] ADS61B29：ADC FPGA接口验证

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好， 您显示的时钟芯片不是TI器件，因此我们无法查看。 但我看到时钟是交流耦合的，因此ADC可以将信号偏置到所需的水平， 因此，您只需要确保到每个ADC的时钟路由长度匹配，以确保时钟信号同时到达每个ADC。 对于FPGA接口， 您需要使用来自每个ADC的LVDS DDR时钟将来自该ADC的DDR数据锁定到FPGA中。 因此，您需要确保来自六个ADC的每个时钟都进入FPGA中支持时钟的输入…

  • RE: [参考译文] ADS61B29：在Wavevision中测量ADC噪声基板

    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 Richard Prentice您好 ， 对此有何影响？
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  • 我们想寻找TI的能替代ADI公司AD7356的芯片

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    Other Parts Discussed in Thread: ADS61B29 , ADS6128 您好，我们想寻找一款TI的AD，最好各项指标跟ADI的AD7356指标相类似的产品，此外，如果有Pspice model的产品更好，我们做板之前想要模拟下产品的性能，拜托！

  • 模拟信号链路产品指南

    介绍了放大器，数据转换器，接口，时钟等主流产品，方便选择器件吧。
    • 模拟信号产品指南.pdf

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