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  • RE: [参考译文] ADS7029-Q1：SPI 上升/下降时间限制和规格

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 Andy、您好！ 感谢您的提问。 我认为您要查找的信息位于 DS 的第6.6节(时序要求) 8.3.4节(串行接口)和8.4节(器件功能模式)中。 下面是一些时序参数的屏幕截图： SPI 传输帧由 CS 信号设置。 帧从 CS 下降沿开始、到 CS 上升沿结束。 CS 下降沿和第一个 SCLK 下降沿之间必须有最小延时 t_SU_CSCK (12ns)。 数据在 SDO…
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  • [参考译文] ADS7029-Q1：ADS7029 -关于/CS 和 SCLK 数量的问题

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    Other Parts Discussed in Thread: ADS7040 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1262072/ads7029-q1-ads7029---question-for-cs-and-number-of-sc…

  • RE: [参考译文] ADS7029-Q1：SPI 时钟速度模糊

    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 好的、我怀疑这可能是 ADS7029、ADS7039和 ADS7049数据表之间的复制粘贴错误。 该 ADS70 4 9数据表一致地列出了32MHz 的所有位置的最大 SPI 时钟速度。 实际上 、 ADS70的2Msps 吞吐量 4 9、除非 SPI 速率为32MHz。 在24MHz 等速度下、对于几位数据而言、时间不够、根本没有足够的时间。 该 ADS70 3 9数据表、与…
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  • RE: [参考译文] ADS7029-Q1：引脚泄漏和 PU/PD 电阻器

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 尊敬的 David： 数据表中没有关于泄漏的信息、通过查看采样的详细信息、您应该可以看到、这确实不是一个问题。 ADS7029在完成转换后立即进入采样模式(Tacq)(请参见图1)。 没有内部上拉/下拉电阻器、也不需要外部上拉/下拉电阻器。
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  • [参考译文] ADS7029-Q1：设计中不使用运算放大器作为输入驱动器

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    Other Parts Discussed in Thread: ADS7029-Q1 , ADS7959 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1054332/ads7029-q1-design-without-opamp-as-input-…
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  • RE: [参考译文] ADS9234R：SCLK 启动边缘到下一个数据，在 SDO 延迟时有效

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 阿伦 以下链接将带您进入论坛问题，论坛问题如下： -- TD-CKDO 不依赖于 SCLK 时钟频率。 如果 SCLK = 60MHz 或1MHz，TD-CKDO 仍为15.8ns。 因此 ，如果我在60MHz SCLK 的相对边缘读取 SDO，则会有一个变化，我将不会对最新的 SDO 数据进行采样。 据另 一个论坛上的人说，我可能正在阅读以前的 SDO 数据。 你对此有什么…
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  • RE: [参考译文] ADS7029-Q1：8位还是12位？

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好！ 感谢您指出、当转换结果为12位时、文本不正确。 该器件具有8位分辨率、因此在前2个初始零之后、转换结果将是随后的8位。 这可能是为了解决帧长度只有10位的问题、 但 通常 在12位的帧中使用、以简化通信。 如果 Tis 完成、则可以丢弃最后两位。 2.校准说明在两个部分都是正确的，所需的时钟是正确的 希望这有助于 澄清 Cynthia
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  • RE: [参考译文] ADS7029-Q1：串行接口

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 你好 SDO 将保持其最后的状态、直到 CS 被置为有效(变为低电平)、甚至直到 SCLK 开始。 然后在第二个 SCLK 下降沿输出 MSB。 数据表的第8.3.4节对此提供了更多详细信息。 数据在 SCLK 下降时从器件输出、因此主机应在 SCLK 上升沿读取数据 数据传输帧中有两个前导零。 数据表的第8.3.4节 对此提供了更多详细信息 正确 …
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  • [参考译文] ADS7029-Q1：延迟时间：SCLK 下降至(下一个)数据在 DOUT 上有效

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    Other Parts Discussed in Thread: ADS7029-Q1 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/810738/ads7029-q1-delay-time-sclk-falling-to-next-data-valid…
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  • RE: [参考译文] ADS7029-Q1：ADS7029-Q1的 IBIS 模型

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 Satosi-San、您好！ ADS7049-Q1在"Tools & Software"选项卡中包含 IBIS 模型。 ADS7029-Q1和 ADS7049-Q1器件之间的数字接口非常相似、IBIS 模型可用于 ADS7029-Q1。

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