• RE: ADS7223: 内部REF1,2与CHx的对应关系

  

  Alice

  您好， 请参考数据手册“Figure 29” ，REFIOX是直接给ADC作为参考电压的。 REFDAC1,2 对内部参考电压编程输出，作为REFIOX的电压源。 请参考数据手册 “Table 2” ， Pseudo模式下，ADC-可选择REFIOX。 因此， 若REFDAC1同时作为CMA和CMB的值, 建议使用REFDAC2作为ADC的参考电压。

  • 1 个月前
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• RE: [参考译文] ADS7223：POR 时序并将半时钟模式切换到全时钟模式

  

  admin

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  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 你好、Lutz、 感谢您发帖。 8ms 唤醒时间实际上由基准 DAC 输出和去耦电容器决定。 对于22uF 电容器、我们建议使用8ms。 初始上电时应考虑相同的延迟、以使 DAC 输出电压完全上升。 从半时钟模式切换到全时钟模式时、我相信该过程将按如下方式工作： 帧 n： 写入 CONFIG 寄存器以 从半时钟模式切换到全时钟模式、 同时、SDOx 内容应该输出前一帧…

  • 3 年多前
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• RE: [参考译文] ADS7223：4个最低位

  

  admin

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  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 你好、Lutz、 ADS7223将输出四个后置零、这是本设计的一部分。

  • 3 年多前
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• RE: [参考译文] 有关 ADC f (clk)、转换时间、采集时间的问题

  

  admin

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  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好！ 对于 ADS7223及其配套器件、f (clk)并不真正控制采集时间。 不过、它确实控制转换时间。 12位器件需要14个时钟周期才能完成其转换周期。 转换完成后、器件会自动返回到采集模式。 在下一次应用 CONVST 输入之前、它将一直保持在采集模式。 为了提高精度、您可以更长时间地保持采集模式(在应用 CONVST 之间有更多的时间)、但会以吞吐量为代价。 例如、在1MSPS…

  • 4 年多前
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• RE: [参考译文] ADS7223：转换时输入引脚感应干扰信号

  

  admin

  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好！ 以确保我正确理解。 您会看到单个通道的输入信号出现尖峰。 没有其他通道具有此效果、对吧？ 所有通道在输入端是否具有相同的 RC 组件？ 这是否在每个输入信号电平发生？ 示例，1V，2V... 在转换结束时、多路复用器必须更改通道、开关可能会对输入信号产生影响。 此致 Cynthia

  • 4 年多前
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• RE: ads7223,convst信号对模拟输入有干扰

  

  user3868951

  楼主你好，我在使用该ADC时也遇到了同样的问题，请问您是否解决了？可否分享下解决方法？

  • 4 年多前
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• RE: [参考译文] ADS7223：全时钟模式下的 CID

  

  admin

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  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 你好、Lutz、 在此处发布我们的离线对话摘要、以关闭此对话： 当使用独立的 SDO 引脚(A 和 B)时、与 ADC A 或 B 相对应的通道 ID 位可能会保持低电平且不使用。 我们仍然希望使用差分输入来确认这一点。 在伪差动模式下，不可能用一个位来指示所有四个可能的通道，因此我们怀疑通道 ID 位在此模式下的工作方式不同。 与使用通道0/1的一个位和 ADC A/B…

  • 5 年多前
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• RE: [参考译文] ADS7223：接口时序

  

  admin

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  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 你好、Lutz、 对于 ADS7223及其对应器件、上升 CONVST 会打开 S/H 开关。 此操作是异步的、不受 SCLK 边沿的影响-不过、转换的实际开始是数据表中的12nS (T1)。 RD 在第一个 SCLK 下降沿(+/- 5nS TS1和 TH1)上被限定、所以您预期时序的下半部分是、您将在当前转换发生时获得之前的转换结果输出。 如果您确实希望在全时钟模式下运行…

  • 5 年多前
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• RE: [参考译文] ADS7841-Q1：如何了解并正确检索差分对输入中的数据。

  

  admin

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  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 Alex、您好！ 您正在发送序列。 如您所述、该器件允许将负引脚设置为高于或低于接地值(-0.2V 至1.25V)、这是有助于降低共模噪声的主要特性。 虽然该器件 较旧、但当时该器件的能力可能已被视为差分。 但现在一天、两 个输入引脚上的差分电压需要更宽的范围。 如果您尝试将正负端子读取为差分、则该器件将无法与加速计配对。 您可以在单端模式下读取每个终端、然后在数据处理中将两个读数减去…

  • 5 年多前
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• RE: [参考译文] ADS7223：使用多个ADS7223

  

  admin

  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 谢谢。 ADS8588S是一种可能性，我将详细了解一下，但我发现它没有差分输入。 是否有其他建议，或者是否有方法使用ADS7223？ 谢谢！ Stuart

  • 7 年多前
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