Other Parts Discussed in Thread: ADS8472 在ADS8472手册的figur34时序图中，在busy拉低期间，将RD拉低就可以读出并行数据。这个RD拉低持续的时间有没有要求（除了满足在busy拉低期间）。
2、当RD拉低时读取16位并行总线上的数据后，adc的16位寄存器里面就没有数据了吧
Other Parts Discussed in Thread: THS4131 , ADS8472 下图是THS4131+ADS8472的电路。
ADS8472手册里说Full scale input voltage是+IN-(-IN)=[-vref,+vref]，也就是【-4V，+4V】，
即图中的”VOUT”信号应该输入的正弦波信号最大幅值应该是[-4V，+4V]，
但是实际上，“VOUT”信号幅值在[-2V，+2V]，adc才能正确读取到数据，采集到是0的数据极少，如果超过…
Other Parts Discussed in Thread: ADS8472 TI团队你们好！
问题如下：
1、ADS8472手册中第一页的features里写到“0 to 1-MHz Sample Rate”，是不是指这款adc采样率可调？我没有在手册里看到可调的方法。
2,、待采信号叫S，S 范围是30K——50K，假定每种频率下一个周期内都采集10个点，比如，S=40K时 每周期采10个点，需要40*10=400K采样率；S=50K时，每周期采10个点，需要50*10…
