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RE: [参考译文] AFE5401-Q1：散热焊盘连接和接地环路

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。您好！是的、您可以这样做。实际上(尽管 AFE5401-Q1EVM 仅使用一个 GND 引脚名称)、AFE5401-Q1EVM 电路板布局隔离了不同的接地平面。请参阅 AFE5401-Q1用户指南第19页图18 如您所见。谢谢！
- 4 年多前
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RE: [参考译文] AFE5401-Q1：VCM 拆分为高通滤波器

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。您好！请查看第51页上的 AFE5401-Q1用户指南。两个 R1 (由于 R1=DNI、未连接到 VCM2引脚64) 与 VCM1引脚17相同。另请参阅用户指南第53页、因此、VCM_1_2根本未连接到器件。谢谢！
- 4 年多前
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RE: [参考译文] AFE5401-Q1：差分输入的传输/阻抗曲线

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。您好！是的、请参阅 AFE5401-Q1用户指南。基本上、所有数字信号布线都遵循单端信号的50欧姆阻抗匹配。请查看用户指南第19页和第62页。当然、对于差分信号、它们需要100欧姆阻抗匹配。谢谢！
- 4 年多前
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RE: [参考译文] AFE5401-Q1：AFE5401-Q1 DCLK 在单端输入时钟下不稳定

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。您好！请查看并参阅 AFE5401-Q1数据表、请查看图1第10页上的 DCLK 上升沿它显示 DCLK 上升沿的 TSN 最小允许范围为3.7~4.1ns、允许的最小范围为2.7至2.8ns。这两个规格可能与时钟边沿噪声范围类似(应在数据表中的规格范围内)。因此、请参阅上述数据表规格。谢谢！此致、陈
- 4 年多前
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[参考译文] AFE5401-Q1：在寄存器写入期间、SDOUT 不输出0

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/867506/afe5401-q1-sdout-does-not-output-0-during-a-register-write 器件型号： AFE5401-Q1 您好！数据表(PG42)描述了寄存器写入期间…
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- 5 年多前
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RE: [参考译文] AFE5401-Q1：单端时钟、粘接至地

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。您好、Claire、否、如果 CLKINP 连接到 GND 并且 CLKINM 连接到时钟源、则不起作用。
- 5 年多前
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RE: [参考译文] AFE5401-Q1：上电至复位延迟时间

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。您好 Hao、典型值是在室温以及最小值和最大值下确定的规格在整个温度范围内进行了表征。这通常在规格表上方的测试条件部分中进行了概述。是的、您回答正确。复位前、所有四个电源(AVDD18、DVDD18、AVDD3、DRVDD)应该至少在 T1时保持稳定。数据表中提到了所有限制条件。由于数据表未提及电源定序的任何要求、因此不需要。
- 5 年多前
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RE: [参考译文] AFE5401-Q1：DSYNC1-HIGH 和 DSYNC2-LOW？

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。您好、青色、请查看电子邮件以获取我的回复。此处发布的响应有利于其他用户。 DSYNC1_HIGH (寄存器0x1b)是指在 COMP_DSYNC1周期期间 DSYNC1的50%脉冲高电平持续时间之外的额外时间(就 TAFE_CLK 周期而言)。 DSYNC1为高电平的总时间由以下公式定义： [(DSYNC1_HIGH + COMP_DSYNC1 ÷ 2) MOD COMP_DSYNC1…
- 5 年多前
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RE: [参考译文] AFE5401-Q1：DRVDD 为3.3V 时、SDOUT 高电平输出电压

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。您好 Hao、我验证了 AFE5401 EVM 上的 SDOUT VOH、它遵循 DVRDD 电压。要解决客户问题、您能否分享有关其测试和原理图等的更多详细信息？我将关闭此帖子、您可以将详细信息分享到我的电子邮件地址。
- 5 年多前
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RE: [参考译文] AFE5401-Q1：触发 DSYNC2延迟和数字输出延迟

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 Tobias、您好！对于 TRIG 至 DSYNC2延迟、您可以使用经验推导出的采样周期并添加到 DELAY_PHASE。 DCLK 频率将为 AFE_CLK *串行化因子/抽取。
- 5 年多前
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