Other Parts Discussed in Thread: CDCE62002 目前在使用CDCE62002来产生差分时钟，利用FPGA通过SPI接口进行配置，首先通过CDCE62002 EVM软件生成相应的寄存器值，利用SPI接口将值配置到RAM中，读回的值与写入的值一致，而且pll_lock信号始终都为高。但是out输出的频率与实际配置的频率有很大偏差，如，软件设置输出为60MHz，实际输出就为109MHz；软件设置为50MHz，实际输出就为91MHz，软件设置为100MHz，实际输出就为180MHz…
Other Parts Discussed in Thread: CDCE62002 您好，我在使用CDCE62002的过程中，利用CDCE62002 EVM软件生成相应的寄存器值，在利用FPGA通过SPI写寄存器时有点问题，写Register0时，通过读寄存器指令能够正常的读出寄存器内的值，在写Register1时，写完后读出的寄存器值却是Register0，而且芯片也没有锁定，在ISE利用Chipscope看，spi时序上没有问题，现在搞不清楚问题出在哪里，需要您的帮助。寄存器的值为Register0…
Other Parts Discussed in Thread: CDCE62002 , CDCM6208
在SPI的register设置中需要设置输入信号的电平标准，其中三种可选。
问题：
1.输入的差分信号微单载波形式的信号，可作为芯片REF_IN的输入吗？
2.输入信号满足差分输入范围，但是不是严格的LVDS,LVPECL,LVCMOS信号，可行吗？
3.图中差分输入范围（VIN+—VIN-）表示的是单臂信号线上电平的摆幅VOD吗，即下图中400mV所示？差分后的摆幅（P-N）VPP=2VOD的关系对吗…
Other Parts Discussed in Thread: CDCE62005 TI专家好，
有个问题，6670开发板的时钟拓扑如下，
但是在我的设计中，我把CDCE62005删除了，用GEN2去产生一个83.3MHz给6670的DDR3 controller时钟输入
GEN2 CDCE62005设置如下
我想问的是：
1.在这种配置下，CDCE62005产生一路83.3MHz给6670的DDR3时钟输入，经过6670 DDR3内部的PLL（M=31，D=1）去产生83.3MHz*(31…
Other Parts Discussed in Thread: CDCE62005 1.AUX_IN不用的话，VCC_AUX需要怎么处理？
2. 该参数表示差分输入端口差分后的电压摆幅还是单臂电压摆幅范围？（通常differential input中的VIH，VIL参数都是表示单臂电压参数吧，对吗？）
3. 这个端接电阻值可以作为差分输入的输入阻抗吗？
4.输入端可接收LVPECL，LVDS，LVCMOS形式的信号，那一定频率的单载波信号可以作为输入吗？
Other Parts Discussed in Thread: CDCE62002 , TLK6002 , CDCE62005 , CDCM61004 你好，
我们做无线通信系统，需要使用TI的CDCE62002，TLK6002，TLK2711；项目前期的仿真需要他们的IBIS模型，但是在TI的官网上找不到这些模型，希望能得到你们的支持，提供相关模型数据，谢谢！
