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找到 345 个结果 查看 问题 帖子 排序依据

  • RE: 关于CDCM6208V1EVM的I2C问题

    CDCM6208的GUI软件安装完成后，在GUI的任务栏Tools里没有选项”Download the firmware to EVM “之类的，但是CDCE62005的软件上有，请问下如果我想用CDCM6208的GUI软件生成.bin文件，要怎么做？谢谢！
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  • 关于cdce52005 VCO校准的问题

    已解决
    Other Parts Discussed in Thread: CDCE62005 VCO校准手动方式，根据datasheet是要往reg6.bit27写1，然后再reg6.bit22中：To enable this command a rising edge must be generated.(ie, write a low followed by a high to this bit location)， 按照这个说明应该是往bit22写0再写1；可为什么我在翻看很多帖子的时候，发现有几个TI员工的回帖都是说写1再写0…

  • RE: 6678上88E1111,SGMII自协商失败，着急啊！

    zhang zhangyu 您好！ 解决了，我那个是因为时钟（CDCE62005提供）没有锁定。

  • 6678与K7 FPGA 之间SRIO的PHY层连接不通

    Other Parts Discussed in Thread: CDCE62005 如题 自己做的一块6678与K7的板子 使用1X SRIO连接 希望是FPGA发送 DSP接收 速度1.25G， DSP SRIO时钟250M， FPGA SRIO时钟125M 时钟不同源 为两片CDCE62005的输出。FPGA使用的调试SRIO IP核 下图是FPGA使用Chipscope抓取的数据图片 第二行：FPGA收到的DSP发来的数据； 第一行：FPGA判断DSP发来的数据是是否正确，F 表示4个Byte都是正确的…

  • CDCE62005时钟设置

    Other Parts Discussed in Thread: CDCE62005 本设计也是参考6678的demo电路设计，本项目使用了4个时钟，姑且就命名为ABCD四个，问题有 1 A输入时钟采用25MHZ 3.3V有源晶振输入， 时钟输出0通道为100MHZ，1通道为156.25MHZ，2通道为66.667MHZ，3和4通道为100MHZ，其中0通道时钟作为B通道的时钟输入，链接引脚为（PRI相关引脚），自己配置相关的寄存器，查看计算公式，发现，156.25MHZ和66.667MHZ的计算会有相互冲突…
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  • 请教下关于CDCE62005的问题，谢谢！

    已解决
    Other Parts Discussed in Thread: CDCE62005 , CDCM6208 , CDCE925 请教下TI的工程师，62005是否可以有如下接法： 1. 单板有外部时钟输入10MHz，这时，不接晶振，直接将外部单端时钟接到PRI_p端口上，PRI_n下拉到地。这样可以不？ 2.其输出端口可以同时配置出100M，125M，156.25M，66.667M这几个时钟不？ 谢谢！
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  • 如何确认cdce62005芯片没有烧坏？急

    已解决
    芯片上电后，AUX IN脚的晶振没有起振，但是芯片还是会发热，spi接口上写寄存器后，回读不对，怀疑是芯片烧坏，请问如何确认芯片是正常的？
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  • cdce62005 pll lock信号无法抓到上升沿

    已解决
    Other Parts Discussed in Thread: CDCE62005 我在配置CDCE62005时，配置完9个寄存器后，启动手动自校验后无法抓到上升沿，我采用的25MHz差分晶振输入，输出频率为50MHz和20MHz。经过配置后我能够得到正确的输出频率值，但是PLL无法锁存。下面是我配置的寄存器值： E904 0320 //register0 E904 0301 //register1 E90E 0302 //register2 E90E 0303 //register3 E80E…
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  • EVM6614 校准CLK問題

    已解决
    Other Parts Discussed in Thread: CDCE62005 請問 在EVM6614板校准19.2MHz CLK的时候，计算相位误差是否在6614芯片内部就可以完成？ 謝謝

  • 6678 SRIO 如何看Serdes读取和发送的数据？

    Other Parts Discussed in Thread: CDCE62005 TI的工程师你们好 现在正在调试6678与K7 325tFPGA之间的通信 连接方式为直连，没有交换芯片！想要完成的功能是FPGA端发送数据，DSP能够接受到即可 目前的问题是，FPGA端TX发送出BC FD FB等数据，正确的时候RX端收到的应该也是这些，这时候FPGA端的Port_initialled拉高，进入下一步； 但是目前从FPGA端收到的都是乱码（部分数据有BC FD FB等），所以导致FPGA的Port_initialled没有拉高…

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