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按时间顺序由远及近
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RE: CDCE62002: 低温到高温的升温过程中失锁
Kailyn Chen
您好,您的意思是只有部分
CDCE62005
随着温度升高出现失锁情况是吗? 正常工作的和失锁采用的参考时钟源都是相同的吗? 根据您做的交叉试验结果,问题随着芯片走,那么和正常工作的芯片是在同一地方购买的吗?在哪儿购买的?
11 个月前
时钟和时序
时钟和计时论坛
Answered
RE: [参考译文] CDCE62005:第二位置的芯片无法锁定
admin
已解决
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。 尊敬的 Huang: 这是否与昨天 Kailyn Chen 报告的问题相同( 链接 )? 我们将与她一起调试该线程上的问题。 如果是相同的、我将在最后结束该主题、以便将所有讨论集中在一起。 谢谢。 Evan Su
1 年多前
时钟和时序(参考译文帖)
时钟和时序(参考译文帖)(Read Only)
Answered
[参考译文] ADS5409EVM:单击"Capture"时、HSDC Pro 应用中的 DDR 错误
admin
已解决
Other Parts Discussed in Thread:
CDCE62005
, ADS5409EVM ,
CDCE62005
EVM , CDCM9102EVM , CDCM9102 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1257172/ads5409evm…
已回答
11 个月前
数据转换器(参考译文帖)
数据转换器(参考译文帖)(Read Only)
RE: CDCE62005: 第二级PLL无法锁住
Huang Feng
感谢跟进,问题答复如下。 第一级
CDCE62005
的输出作为第二级
CDCE62005
的输入,第二级
CDCE62005
无法锁存来自于第一级的输出频率是吗? 是的 麻烦将配置简单说下,比如第一级
CDCE62005
输入频率,输出频率为多少?第二级
CDCE62005
输出频率多少? 第一级输入频率25MHz,第一级和第二级输出频率见下面配置,其中第一级的一路100MHz连接到第二级上,和TI官方的6678开发板连接方式完全一样。 第一级配置文件: REGISTERS 0 E9840320 1 E9840…
1 年多前
时钟和时序
时钟和计时论坛
Answered
RE: [参考译文] TMS320C6655:用于 TMS320C6655的时钟发生器
admin
已解决
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。 尊敬的 Evan Su: 您知道是否需要在时钟发生器与 DSP 之间连接100欧姆终端? 或者是否有内部端接作为组件的一部分? (时钟发生器
CDCE62005
或 CDCE6214作为 LVDS 模式)
1 年多前
处理器(参考译文帖)
处理器(参考译文帖)(Read Only)
DAC5681: DAC5681同步问题
jiapei chen
Part Number: DAC5681 Other Parts Discussed in Thread:
CDCE62005
, CDCM7005 您好,系统设计,每个DAC5681使用1片FPGA+
cdce62005
管理,4路同步输出时,是使用DAC5681的SYNC控制好一些,还是使用
CDCE62005
的SYNC信号控制DACCLK更好一些。
1 年多前
数据转换器
数据转换器论坛
Answered
RE: [参考译文] DAC3171:DAC3171由相同的 DA_CLK 和 DACCLK 驱动
admin
已解决
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。 Jim。 感谢您在忽略 FIFO 的情况下进行测试。 您是否遇到过任何时序问题? 我知道您使用的 DACCLK 由
CDCE62005
LVPECL 输出生成。 您能否为 FPGA 生成的 DACCLK 推荐 LVDS 至 LVPECL?
1 年多前
数据转换器(参考译文帖)
数据转换器(参考译文帖)(Read Only)
RE: [参考译文] DAC3174:DAC1和 DAC2类似物]#39;输出信号不同步
admin
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。 您好、Jim 感谢您的答复、很高兴见到您 相位差是几个时钟周期、大约3个时钟周期。 它们都处于单总线模式。 SYNC 和对齐的上升沿在同一个时钟周期内。 SYNC 和 ALIGN 信号是否为周期信号。 IF 周期信号、即周期。 我使用 FPGA 提供 ALIGN、但 DAC3714 EVB 使用
CDCE62005
提供 ALIGN、可以吗? 最棒的酒店 充值
1 年多前
数据转换器(参考译文帖)
数据转换器(参考译文帖)(Read Only)
Answered
RE: [参考译文] CDCE62005:PRI_REF 和 SEC_REF
admin
已解决
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。 尊敬的 Taketo: 两者之间没有性能差异。 此致、 维森特
1 年多前
时钟和时序(参考译文帖)
时钟和时序(参考译文帖)(Read Only)
Answered
RE: [参考译文] DAC3482EVM:CDCE62005设置
admin
已解决
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。 你(们)好 [引用 userid="518653" URL"~/support/data-converters-group/data-converters/f/data-converters-forum/1179371/dac3482evm-
cdce62005
-setting/4442278 #4442278"]那么这意味着我需要 使用方程式 FDAC/ 插值/4 来计算 FPGA…
1 年多前
数据转换器(参考译文帖)
数据转换器(参考译文帖)(Read Only)
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