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  • [参考译文] DAC3482EVM：将两个 DAC3482 EVM 与 DLL 连接-一些后续问题

    已解决
    Other Parts Discussed in Thread: DAC3482 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1105716/dac3482evm-connect-two-dac3482-evms-with-dll---some-follow…

  • 回复: C6678上电过程中时钟一直有效，可以吗？

    你的时钟没有使用cdce62005？

  • XDS560连接6678出现-233错误

    Other Parts Discussed in Thread: CDCE62005 6138.8228.cdce62005.pdf [Start] Execute the command: %ccs_base%/common/uscif/dbgjtag.exe -f %boarddatafile% -rv -F inform,logfile=yes -S pathlength -S integrity [Result] -----[Print the board config pathname(s…

  • 回复: 有关时钟问题

    你好请选用cdce62005或lmk03000
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  • [参考译文] CDCE6.2005万EVM：当频率改变时，它将不同步。

    已解决
    Other Parts Discussed in Thread: CDCM6208 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1094723/cdce62005evm-when-the-frequency-shifts-it-will-be-out-of-…

  • RE: 关于仿真器的使用

    您好，请问您遇到的CDCE62005接口没做处理导致的时钟信号亚稳态最后怎么解决的呢，我好想遇到相同的问题了，连接仿真器出现-233错误，求教，谢谢

  • RE: 6678 SRIO 如何看Serdes读取和发送的数据？

    你好！ FPGA用的是ISE14.3下的SRIO GEN2 1.5版本的调试IP核 调试IP核的话关于port_initialled引脚拉高的那部分是看不到的，所以不知道也不能修改拉高的条件。 因为不是花钱买的正式核，所以这部分改不了，难道是需要买正版核，修改这部分让两者连通吗？ 时钟是不同源的，DSP和FPGA是使用的不同的CDCE62005拉出来的时钟。 目前125MHz和250MHz的时钟，实验结果都一样，这点很奇怪，因为DSP文档上写着，DSP只支持156.25 250 312.5三个时…

  • 回复: ucd9222和ucd7242配置方面的问题

    你好，请问您CDCE62005晶振的起振解决了吗？我遇到一样的问题了，万分感谢
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  • RE: PCIE接口的参考时钟REFCLK如何设计?

    已解决
    但是你不是说WIFI的PCIE需要HCSL信号吗？ LVDS和HCSL的共模电压范围不同，如果采用CDCE62005输出的同一个100MHz的LVDS信号给WIFI是不允许的。
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  • RE: CDCM6208的输入匹配

    已解决
    这个 是 目前 的PLL 方案 选用 的 芯片是CDCM6208 1、目前选用晶振输出时Vpp为0.8V的削峰正炫波，CDCM6208输入管脚能否接受0.8V的削峰正炫波‍？这个很重要，不然我还的加一级buffer！ 2、PLL的 手册上说的时钟却换功能，但是没有时钟识别功能，我们需求是外部输入的时钟低于-5dbm的时候，内部时钟有效，还的自己搭一个5dbm时钟检测电路‍

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