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RE: 6678 SRIO 如何看Serdes读取和发送的数据？

shiyan sun

你好！ FPGA用的是ISE14.3下的SRIO GEN2 1.5版本的调试IP核调试IP核的话关于port_initialled引脚拉高的那部分是看不到的，所以不知道也不能修改拉高的条件。因为不是花钱买的正式核，所以这部分改不了，难道是需要买正版核，修改这部分让两者连通吗？时钟是不同源的，DSP和FPGA是使用的不同的CDCE62005拉出来的时钟。目前125MHz和250MHz的时钟，实验结果都一样，这点很奇怪，因为DSP文档上写着，DSP只支持156.25 250 312.5三个时…
- 11 年多前
- 处理器
- 处理器论坛
回复: ucd9222和ucd7242配置方面的问题

guoping Lee

你好，请问您CDCE62005晶振的起振解决了吗？我遇到一样的问题了，万分感谢
- 13 年多前
- 电源管理
- 电源管理论坛

RE: PCIE接口的参考时钟REFCLK如何设计?

Kailyn Chen

已解决
但是你不是说WIFI的PCIE需要HCSL信号吗？ LVDS和HCSL的共模电压范围不同，如果采用CDCE62005输出的同一个100MHz的LVDS信号给WIFI是不允许的。
- 12 年多前
- 接口
- 接口论坛

RE: CDCM6208的输入匹配

sundy xie

已解决
这个是目前的PLL 方案选用的芯片是CDCM6208 1、目前选用晶振输出时Vpp为0.8V的削峰正炫波，CDCM6208输入管脚能否接受0.8V的削峰正炫波‍？这个很重要，不然我还的加一级buffer！ 2、PLL的手册上说的时钟却换功能，但是没有时钟识别功能，我们需求是外部输入的时钟低于-5dbm的时候，内部时钟有效，还的自己搭一个5dbm时钟检测电路‍
- 11 年多前
- 接口
- 接口论坛

RE: CDCE62002配置问题以及锁定

Kailyn Chen

已解决
可以下载CDCE62005的EVM GUI软件，根据实际要求，将输入输出频率设置好，将滤波器的参数设置好，然后通过GUI里面的Tools-download the firmware to EVM。可参考EVM user's guide Page5的关于GUI的使用步骤： http://www.ti.com/lit/ug/scau034/scau034.pdf EVM GUI可通过以下链接下载： http://www.ti.com/lit/zip/scac112
- 12 年多前
- 接口
- 接口论坛

RE: [参考译文] 需要4路输出的时钟发生器

admin

已解决
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。你好，尼宾有许多设备可以支持您的要求。请使用WEBENCH Designer。 CDCE6.2005万就是一个例子。此致普奈特
- 8 年多前
- 时钟和时序（参考译文帖）
- 时钟和时序（参考译文帖）(Read Only)

RE: 关于DAC3164的LVPECL

king robal

已解决
DAC3174的开发板原理图中，CDCE62005的工作电压为3.3V，即LVPECL输出的工作电压是3.3V。然后加一个偏置电路，与DAC3174相连的。我想问下，如果用工作电压为2.5V的LVPECL，是不是也可以通过加偏置电路然后与DAC3164的DACCLK相连呢？因为用的FPGA只支持工作电压为2.5V的LVPECL标准。
- 12 年多前
- 数据转换器
- 数据转换器论坛
RE: 6678开发板PCIe模块与PC（x86）通信

jiezi

SW9是DSP PCIESS Enable开关（off = 0x01），你可以看看附件中6678开发板的硬件资料。
- TMDSEVM6678L_Technical_Reference_Manual_2V01_0320.pdf
- 12 年多前
- 处理器
- 处理器论坛
回复: ads58c28问题

hui bruce

时钟是从时钟芯片CDCE62005产生的，测时钟信号频谱是有杂散的，但是如果是时钟信号杂散，那也应该不会对输入ADC的信号产生杂散的吧，这个杂散感觉有点像是反射回来的信号
- 13 年多前
- 数据转换器
- 数据转换器论坛
回复: TLC5510

Seasat Liu

Yang TLC5510是单通道，8bit，20Mhz采样率的ADC。如果时钟超过20MHz是不行的。另外，由于晶振的性能不好，建议使用专用的时钟芯片来产生时钟。比如，CDCM7005，CDCE72010，CDCE62005等
- 14 年多前
- 数据转换器
- 数据转换器论坛

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