Other Parts Discussed in Thread: CDCE62005 我们在做一个设计,用到cdce62005,输出时钟是155.52,输出也是155.52,用cdce来做时钟clean,我在配置cdce62005的时候,想把环路带宽设置成100hz,但是ratio pole T3 to T1这个选项设置总是出问题,一直显示是 1,
请帮忙看看是什么问题,谢谢
Other Parts Discussed in Thread: CDCE62005 电路设计是按照TMS320C6678EVM开发板画的。两脚晶振,旁边加个起振电容。在此不贴出来了。
当把程序下载到FPGA后,晶振的输出端一直是高电平,测了电压是2.16V,电压在波形和地的抖动一样,所以判断没有起振。
但是比较奇怪的是晶振没起振,但是CDCE62005的输出都有,在低频输出的情况下波形较好,但是在高频输出的情况下,比如100M的情况下,波形很烂,像是和地一样,只不过是拉高的。输出频率为312.5M的时候…