Other Parts Discussed in Thread: CDCE62005 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/tools/simulation-hardware-system-design-tools-group/sim-hw-system-design/f/simulation-hardware-system-design-tools-forum/675054…
Other Parts Discussed in Thread: CDCE62005 自己设计的6678原理图,FPGA+DSP6678,FPGA控制6678上电,DSP时钟由2级CDCE62005提供,第一级由外接参考时钟25M晶体提供;第二级由第一级产生100M做参考,大体原理是参考开发板设计,相关电路也是采用开发板设计,PD是一上电就拉高。通过软件工具和手册配置了两级62005寄存器输出100M,现象是所有输出均没有,PLL_LOCK长低;经测量电源均正常;
1 晶体没有起振,晶体是一端接地…
Other Parts Discussed in Thread: CDCE62005 我们在做一个设计,用到cdce62005,输出时钟是155.52,输出也是155.52,用cdce来做时钟clean,我在配置cdce62005的时候,想把环路带宽设置成100hz,但是ratio pole T3 to T1这个选项设置总是出问题,一直显示是 1,
请帮忙看看是什么问题,谢谢
Other Parts Discussed in Thread: CDCE62005 大家好:
最近新焊接了一批6678的板卡,发现JTAG无法连接,后来发现是时钟没有锁住,前几次上电还可以锁住,之后再上电就无法锁住,lock信号波形是600KHz左右的脉冲。
时钟部分参考的EVM板,使用的是cdce62005,100MHz输入,输出156.25MHz、100MHz和62.5MHz。SPI读写时序是用FPGA做的,一样的时序,一样的配置文件,在老批次板卡里是好的。
后来检查配置文件…
Other Parts Discussed in Thread: CDCE62005 电路设计是按照TMS320C6678EVM开发板画的。两脚晶振,旁边加个起振电容。在此不贴出来了。
当把程序下载到FPGA后,晶振的输出端一直是高电平,测了电压是2.16V,电压在波形和地的抖动一样,所以判断没有起振。
但是比较奇怪的是晶振没起振,但是CDCE62005的输出都有,在低频输出的情况下波形较好,但是在高频输出的情况下,比如100M的情况下,波形很烂,像是和地一样,只不过是拉高的。输出频率为312.5M的时候…