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RE: DS100RT410: DS100RT410的REFCLK_IN时钟信号质量问题
guoqiang zeng
1,4个DS100RT410的时钟输入示意图如下:25M晶振-->REF_CLK_IN_1--> REF_CLK_OUT_1 --> REF_CLK_IN_2 --> REF_CLK_OUT_2--> REF_CLK_IN_3 --> REF_CLK_OUT_3 --> REF_CLK_IN_4 Spec里也是推荐这种接法 2, 我们就想确认下,上述时钟信号的连接方式导致每一片DS100RT410的rise time/fall time会有差异,对 DS100RT410的工作有没问题…
2 年多前
接口
接口论坛
Answered
RE: [参考译文] CDCLVP1102:CML 电平
admin
已解决
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。 您好、Henry、 我们有两个支持 CML 输出的1:10缓冲器、它们是 CDCL1810和
CDCL1810A
。 如果 LVPECL 输出是可接受的、则我们有 CDCLVP1102、这是一个1:2缓冲器。
2 年多前
时钟和时序(参考译文帖)
时钟和时序(参考译文帖)(Read Only)
Answered
[参考译文] CDC5801A:CDC5801A
admin
已解决
Other Parts Discussed in Thread: CDC5801A , CDCM1802 , CDCL1810 , LMK01000 ,
CDCL1810A
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/723999/cdc5801a-cdc5801a …
已回答
5 年多前
时钟和时序(参考译文帖)
时钟和时序(参考译文帖)(Read Only)
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