Other Parts Discussed in Thread: CDCM7005-SP 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/744847/cdcm7005-sp-hw-reset-to-spi-time 器件型号： CDCM7005-SP 复位后 SPI…
Other Parts Discussed in Thread: CDCM7005 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/661192/cdcm7005-can-this-part-synchronize-to-1pps 部件号： CDCM7005 在“线程…
Other Parts Discussed in Thread: CDCM7005 请教下
看TI的pll的说明，cdcm7005能去除参考时钟的抖动，举例子时候用的是E8257C发生的参考时钟，抖动大约在2ps。手册里没有写对参考时钟最恶劣的要求
我想问下，如果我使用V5 FPGA的clk腿输出100M的信号作为ref clock，当然这个信号比较烂，可能在80-100个ps的jitter，这时候使用cdcm7005锁出来200M的时钟输出会不会很不稳定，或者无法显著改善时钟的抖动，如果能改善大概能改善到什么程度…
Other Parts Discussed in Thread: CDCM7005 中秋快乐！
我遇到的问题是这样的，第一块电路板采用温补晶振作为CDCM7005参考时钟，时钟频率60MHz，亚控晶振120MHz，环路滤波器采用手册默认参数，经过参数调整，鉴相频率1.2MHz，模拟锁相模式，PFD pulse width delay 1.5ns，电荷泵电流1.6mA， cycle number 256，检测窗口8.5ns。这组参数在该电路板能让PLL_LOCK信号变为高。
第二块电路板接收第一块电路板由FPGA产生的60MHz时钟…
1.如何立即下面数据手册中下面这句话：The PFD pulse width delay gets around the dead zone of the PFD transfer function and reduces phase noise and reference spurs.“PFD pulse width delay”是将脉宽变宽还是如何？
2,.Cycle slip occurs when the phase shift at the PFD is greater than one…
