Other Parts Discussed in Thread: DAC5652 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/966262/dac5689-low-cost-dac-selection 器件型号： DAC5689 主题中讨论的其他器件： …
Other Parts Discussed in Thread: DAC5686 各位专家：
使用DAC5686遇到一些疑问，
1.手册说IO的电平为1.8-V/3.3-V CMOS-Compatible Interface，请问，dac5686的IOVDD可以是2.5V么？我的电路图中，IOVDD为2.5V，DA/DB[15:0]接到FPGA中，FPGA的IO bank的电平为2.5V。
2.在Dual-Bus Mode模式下，DA/DB[15:0]的更新率可以为162.5MHz么？我需要每162…
Other Parts Discussed in Thread: DAC5686 I use 2 channel dac output,the data clk is 162.5M,I choose DAC5686.my question is:using dac5686,in dual channel mode ,the data frequency can be 162.5M ?
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 你(们)好、Sulyn
我们拥有的最合适的器件是 DAC5686、但它比客户所需的器件略多。
它是一款双路16位 DAC、可在高达500MSPS 的更新速率下工作。
此致、
Jim B
Other Parts Discussed in Thread: DAC5688 使用内部PLL模式，4x，CLK2悬空，PLLVDD接3.3V。
当CLK1输入频率小于50MHz时，PLL才能锁定，此时CPOUT电压约为600mV，当提高CLK1输入频率之后，就失锁了，观察CPOUT电压，该过程中首先是逐渐升高，到55MHz左右时突然升高到1.8V，此后就不再升高，并且CPOUT电压不再稳定，即失锁。
问题：
1. 为何高频率输入PLL不能锁定？环路滤波值已经做过多个方向的调整，均没有改善的趋势…
