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  • [参考译文] DLPC410：DLPC410加 DLP7000减去应用 FPGA (V5)

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    Other Parts Discussed in Thread: DLPA200 , DLPC410 , DLP7000 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/dlp-products-group/dlp/f/dlp-products-forum/785252/dlpc410-dlpc410-plus-dlp7000-minus-application-fpga-v5 …
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  • [参考译文] DLPC910：DLPC410的功能测试和 DLPC910的未来支持

    已解决
    Other Parts Discussed in Thread: DLP9500 , DLPC410 , DLP9000X , DLPC910 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/dlp-products-group/dlp/f/dlp-products-forum/1017543/dlpc910-functional-test-of-the-dlpc410-and-future…
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  • RE: [参考译文] DLPC410：未接收 rst_active 信号

    已解决
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 问题已解决。 该解决方案的一部分是区分 Intel 和 Xilinx FPGA。 在我的旧板(基于 Intel 的 FPGA)中、它运行良好、现在在我的新板(Xilinx)中、根据 DLPC410数据表中的以下注释 、我应该发送了一个不同的模式：
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  • RE: [参考译文] DLPC410：使用 ARSTZ 信号复位 DLPC410、但失败

    已解决
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好 Justin、 我将在这里跳转、但想澄清几个项目。 我假设您有一个定制板、对于 APPS_FPGA、它具有 Virtex 7而不是 Virtex 5。 是这样吗？ 如果是、代码是如何从您运行的原始 APPS_FPGA 代码移植的？ (即在 Discovery 板上工作的代码) 因此、根据我的理解、您将 DLPC410拉至复位状态(即将 DLPC410的 ARSTz…
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  • 求DLPC410开发板的尺寸图

    已解决
    Other Parts Discussed in Thread: DLPC410 在官网上没有找到控制板的尺寸图，想固定安装，求问哪里可以找到？ 谢谢大家
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  • RE: 使用DLPC410开发板和DLP7000 DMD进行全局复位的问题

    已解决
    我现在APPSFPGA的时钟为200MHz，与DLPC410进行数据传输的时钟是400MHz，这个偶数个周期是相对于400MHz时钟来说的吧？
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  • RE: [参考译文] DLPC410：DCLKIN 规范

    已解决
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 大家好、Koike-San、 您的理解是正确的。 Fizix
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  • [参考译文] DLP9500：DLPC410至 DLP9500之间的 LVDS 长度

    已解决
    Other Parts Discussed in Thread: DLP9500 , DLPC410 , DLPLCR95EVM 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/dlp-products-group/dlp/f/dlp-products-forum/951123/dlp9500-lvds-length-between-dlpc410-to-dlp9500 器件型号…
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  • RE: [参考译文] DLPC410：有关 DLP EVM 板的问题

    已解决
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 C é dric、您好！ 假设您对所有这些模式使用全局复位、则看起来是正确的。 请注意、DLPC410未定义任何视频或 RGB 输入。 您必须在 APPS_FPGA 上对其进行编程。 Fizix
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  • RE: [参考译文] DLPC410：什么原因导致用户 FPGA 无法捕获 RST_ACTIVE 信号？

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好、用户、 如果请求全局复位、是否必须加载所有数据行、以及是否可以加载新行数据的特定段(新数据的序列行)、然后执行全局复位、而没有数据更改的行保留原始数据。 对于此设备、您不必重新加载所有行。 只需要更新日期发生更改的行。 在此之后发出 global_reset 是完全可以接受的。 如何控制 DVALID 信号以允许一段行加载数据。 是否可以将 DVALID 信号与…

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