Other Parts Discussed in Thread: AM3354 , DP83620 1、利用Am3354的两个mac通过RMII实现以太网通信,插上网线后工作在100M全双工模式下,均能ping通pc,但丢包严重达到30-50%。
2、phy1原理图见附件,phy2原理图类似。测量发现clk_out(pin24)输出时钟只有25MHZ,但TXD_3(pin6)已经strap到高,即选择RMII MASTER模式,结果为何如此?
3、后发现RX_CLK、TX_CLK输出的却是50MHz…
Other Parts Discussed in Thread: DP83620 , AM3354 , DP83640 在我的设计中,使用了两个光口,采用的设计为TI的AM3354+DP83620+安华高的5803Z。
接口方面,我使用了3354自带的RMII接口,两个PHY各占用一个RMII接口,采用的模式为PHY主模式,时钟设计为25M晶振.
由于考虑到单双路的问题,我们把两个ETH是分开的,但我总觉得这个图哪里不对,在这种应用中,DMIO和MDC是必须的吗?有什么不对的地方请各位批评指正!
Other Parts Discussed in Thread: TMUX121 , DP83630 , DP83620 , SN74LVC1G3157 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1540085/dp83822h-what-is-the-behavior-of-rx_clk…