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  • RE: [参考译文] ADS1118：如何测量相关参数

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好 Depeng、 从较高层次看、我发现这 是一个有趣的请求。 数据表保证 了电气特性表中的大多数这些参数。 事实上、我们在 将这些参数运送给客户之前、会在每个带有测试设备的器件上测量这些参数。 如果器件不符合规格、我们将其丢弃。 因此、在类似 EVM 的地方测量它是多余的。 如果您要将 其作为一个真实的系统、这可能有一定意义、但我假设您在该步骤之前已经有了测试基础设施。 数据表中是否没有涵盖任何内容…
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  • RE: [参考译文] ADS131M02-Q1：精度和说明书确认

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 尊敬的 Imelda： Unknown 说： 1. 我使用 CS 计算表中的 Excel 来计算一些参数。 分辨率(mA)=0.1/b3*1000. 似乎分辨率只是与分流电阻器有关系。 从我的角度来看，分辨率确实与 ADC 的位有一定的关系。 简而言之、在进行校准之后、与 ADC 相比、分流电阻器应该是主要的误差源。 话虽如此、热噪声会限制 ADC 的有效分辨率。 将 RMS…

  • 回复: CDCE925

    Dai 多高的速度？多少位的ADC？925的jitter是50多ps吧。先按照SNR和jitter的公式看看能不能满足你的要求
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  • RE: [参考译文] LMK03806：用于生成 Lt；1MHz 时钟的选项(I2S LRCLK)

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好、Lane、 非常感谢你的帮助。 CDCE6214-Q1是一款非常方便的芯片。 我在 https://e2e.ti.com/blogs_/b/analoguewire/archive/2014/07/31/clocking-sampled-systems-to-minimize-jitter 上查看了方程式 当 LVCMOS 和小数比进入16.384MHz 和2PS 抖动时…
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  • [参考译文] ADC12QJ1600-Q1：CPLL 抖动规格及其应用放大器；SYSREF 窗口

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    Other Parts Discussed in Thread: ADC12QJ1600 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1020343/adc12qj1600-q1-cpll-jitter-spec-and-its-applicaiton…

  • [参考译文] ADC32RF45：ADC输入时钟抖动和性能

    Other Parts Discussed in Thread: ADC32RF45 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/575666/adc32rf45-adc-input-clock-jitter-and-performance 部件号：…
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  • [参考译文] 如何降低 ADC 时钟抖动？

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    Other Parts Discussed in Thread: ADS42LB69 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/700147/how-to-reduce-adc-clock-jitter 器件型号： ADS42LB69 我使用的是 ADS42LB69…
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  • RE: [参考译文] ADC3441：输入时钟抖动折衷

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好 Ben、 理想情况下、时钟抖动不会影响 ADC 的杂散性能、因此 SFDR 应保持稳定、但 SNR 将主要受到影响。 第51页的这个图显示了 ADC 孔径抖动对增加输入频率(Fin)的影响。 理想情况下、您希望时钟源的抖动低于 ADC 的时钟源(~130fs)、以便最大限度地减少系统中的外部抖动。 输入频率越高、抖动对 SNR 的影响就越大。 此表说明了孔径抖动对输入频率的影响…
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  • [参考译文] 通过数字隔离器实现低抖动时钟

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    Other Parts Discussed in Thread: ISO721M , ISO7641FM , ADS1271 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/isolation-group/isolation/f/isolation-forum/735827/low-jitter-clock-via-a-digital-isolator 主题中讨论的其他器件： IS…

  • RE: 【有奖活动】WEBENCH 新用户设计有礼 & 老用户推荐有礼

    Webench设计的时钟，48M输入，分了三路输出。Webench设计的时钟管理方案，现在一般FPGA平台上都会自带一些时钟生成的芯片，就是CDEC系列的芯片。 Webench在设计中会提供具体的很多方案，而且还有BLODE 图，如下图所示： 不过要建议下TI，在WEBENCH设计中，最好添加一个差分时钟输出的选项（如LVDS），因为现在越来越多的高端的FPGA芯片的时钟输入，都是需要差分时钟输入。
    • FPGA 时钟设计.pdf

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