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  • RE: LMK04228: LMK04228作为参考时钟的设计

    您好， 感谢您对TI产品的关注！为更加有效地解决您的问题，我们建议您将问题发布在E2E英文技术论坛上（英文论坛对应子论坛链接 https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum ），将由资深的英文论坛工程师为您提供帮助。 请注意您需要将MyTI账号中的免费邮箱更改为公司域名邮箱才能在E2E英文论坛发帖。更改方法参阅这个帖子： https://e2e.ti.com/support/site…
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  • RE: [参考译文] LMK04228：如何制作38.4Mhz？

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好、Kim、 要从38.4MHz CLKin0/1输入获得 SDCLKout1输出上的38.4MHz 输出、您可以将 VCO 频率设置为2611.2MHz。 为此、您可以将 N 预分频器设置为2、将 N 分频器设置为34 (这会将您的总整数分频器设置为68)。 然后、在输出选项卡上、取消选中 SDCLKout1_PD 复选框以禁用断电并将 SYSREF 分频器设置为68。…

  • RE: LMK04828BEVM: LMK04228的时钟输出频率和预期不符合

    请问您能分享 用于生成 156.25MHz 的配置文件吗？ 使用 100MHz 参考，您可以选择 VCO0 (2500M) 并使用分频器值 16 设置 156.25M。
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  • RE: LMK04228: 输出时钟信号异常

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    您好测试的时候先测量LMK04228的输出端，也就是还没经过AC耦合电容的信号，看是否稳定？ 另外，您这是配置的了LVDS输出还是LVPECL输出？每个通道输出波形都是这样的吗？ 如果配置的是LVDS输出，那么在靠近FPGA输入端在差分信号PN之间端接100ohm电阻再测量下。 其次引起这种振荡的原因就是考虑layout了，差分信号是否尽量走的等宽等间距？

  • RE: LMK04228: 输出波形异常

    您好，您的问题和 https://e2echina.ti.com/support/clock-and-timing/f/clock-timing-forum/286292/lmk04228 重复了，所以这个帖子我暂时就先关闭了，有什么问题我会在上述链接中跟进。
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  • [参考译文] LMK04828BEVM：LMK04228的时钟输出频率不符合预期

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    Other Parts Discussed in Thread: LMK04228 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1136627/lmk04828bevm-the-clock-output-frequency-of-the-lmk04228-does…
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  • RE: [参考译文] LMK0.4828万-EP：对比LMK0.4828万，对比LMK0.4832万和LMK0.4228万

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 LMK048280.4832万 -lmk04228"]LMK04828和0.4228万和LMKEP/quote-4828[0.4828万LMKEP/quote-4828[？4828？] LMK0.4828万-EP的端子在引脚金属化过程中不是无铅的。 EP是指增强塑料。 LMK0.4828万-EP具有扩展的温度范围。 LMK0.4828万-EP的VCO1频率也略有不同。…

  • LMK04228: LMK04228的SPI已经tics pro如何加载相应芯片的device

    TI Thinks Resolved
    Part Number: LMK04228 Other Parts Discussed in Thread: LMK04828 bit [4]=0;是相当于使用四线模式么? 四线spi如何设置? 还有TICS PRO 如何加载LMK04228的device?
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  • RE: [参考译文] ADC3683：可与多个转换器共享 DCLK

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 尊敬的 Rob： 如果所有 ADC 共用一个同步(同一个源)采样时钟和 DCLKIN、那么 ADC 输出将相互对齐/同步。 孔径延迟等过程可能会有所不同、因此 ADC 输出端可能会出现一些偏差、但会足够小(可能数百皮秒)、以便在需要时被 FPGA 缓冲器吸收。 由于 DCLKIN 信号都是从同一 个源(FPGA)传输到 ADC、 这些 DCLKIN PLL 锁定到 ADC 采样时钟…

  • RE: How to design a PLL clock circuit that can receive a WordClock input and output BCLK

    Hello， For any PLL requirement, I would recommend to use the TI Clock Tree Architect tool to generate your required clocks, which will recommend you the part for your clocks requirement. https://www.ti.com/tool/CLOCK-TREE-ARCHITECT According to your requirement…

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