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  • LMK04616: 器件spi电平问题

    TI 认为已经解决
    Part Number: LMK04616 Other Parts Discussed in Thread: TXB0108 我现在用FPGA配置lmk04616，但是我的bank电平是3.3V，请问如果用电平转换连接lmk04616的spi数字接口1.8V管脚，用什么转换器合适？比如txb0108是否可行？8通道接sdio scl scs reset status 0 status 1 sync clkinsel去做spi通信配置lmk04616是否合理？ 还是说用sn74avc系列通过dir控制数据方向…
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  • [参考译文] LMK04832：当我要同步 LMK04832的多芯片时、是否需要通过参考时钟将 SYNC 同步到 LMK04832？

    已解决
    Other Parts Discussed in Thread: LMK04832 , LMK04828 , LMK04616 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1391231/lmk04832-whether-does-sync-need-to-be…
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  • RE: [参考译文] LMK04832：输出频率

    已解决
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您使用 LMK04832的选项有限： 使用频率较低的外部 VCO 或 VCXO 对2MHz 信号使用外部分压器 使用一个频率较低的外部时钟源并在分配模式下运行 LMK04832 LMK04610或 LMK04616等其他器件具有更宽的分压器范围、它们可能更适合此应用。
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  • RE: [参考译文] LMK04616EVM：LMK04616EVM 和 CDCLVP1216EVM。 在 LVPEVL 数据表中所述的用于放置端接要求的评估板上没有封装可用性。

    已解决
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 CDCLVP1216EVM 上的接收器终端由 IN0上的 R154、R155和 C135以及 IN1上的 R152、R153和 C136组成。 这正是 LMK04616数据表图29中建议的端接、特别推荐用于 HSDS 到 LVPECL 接收器。 在组装这些元件的情况下、将 HSDS 8mA 信号从 LMK04616交流耦合到 CDCLVP1216EVM、这样您将满足接收器端接要求…
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  • RE: [参考译文] LMK04616：使用 SYNC 引脚保持输出同步

    已解决
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 感谢您的回复。 我对 SYNC 输入的功能感到困惑、尤其是事实证明、我需要将 SYNC_EN_ML_INSTAGE 设置为0来启用电平控制同步。 使用默认 POR 设置时、我感觉只能进行边沿触发的同步操作！ 关于边沿对齐、我想现在必须看一下。 我不得不说、这些文档非常糟糕、它让我绕圆圈、实际上并没有记录关键内容。 我的意思是、这个关键设置的文档是什么？ 这里是(第9.6.2…
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  • RE: [参考译文] LMK04616：查询 RESETN 行为和时序

    已解决
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好！ [报价 userid="355958" url="~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1226561/lmk04616-query-about-resetn-behavior-and-timing "] RESETN 需要保持低电平多长时间才能实现可靠的重置？ 我没有找到此记录…
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  • RE: [参考译文] LMK04610：为 PLL1确定低相位噪声的最佳设置

    已解决
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好！ LMK04616数据表显示了仅 PLL1用例的方框图、其中 PLL2被绕过、输出来自 PLL1。 您可以通过 TICS Pro 配置 PLL、同时为单环路 PLL1选择工作模式、它将设置此模式的寄存器、可以在 TICS Pro 的 PLL1页面中设置其余配置。 相位噪声性能取决于相位检测器频率、PLL1不支持高于4MHz 的相位检测器频率。 因此、输出相位噪声将受到此限制…
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  • RE: [参考译文] LMK04616：半步进功能不起作用

    已解决
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好！ 很抱歉耽误你的回答。 同步事件后、数字延迟值在时钟输出上生效。 设置数字延迟值和/或半时钟延迟( HS_EN_CH8_9 ="1")后 、需要提供 SYNC 以在输出通道上产生延迟。 请确保生成 SYNC 以实现半时钟延迟效应。 谢谢！ 此致、 Ajeet Pal
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  • [参考译文] LMK04228：如何制作38.4Mhz？

    已解决
    Other Parts Discussed in Thread: CDCLVP1102 , LMK04610 , LMK04616 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1158499/lmk04228-how-to-make-38-4mhz 器件型号： LM…
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  • RE: [参考译文] LMK04616：CLKIN/OSCIN_SE_MODE、根据交流/直流耦合

    已解决
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好、Theo、 在 EVM 中、OSCin 输入端的 VCXO 是单端交流耦合输入。 因此、它需要 OSCin_SE_MODE = 1、类似地、在 CLKin0/1输入时也是交流耦合的、如果从信号发生器馈送正弦波、 CLKINx_SE_MODE 应为1。 谢谢！ 此致、 Ajeet Pal

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