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  • [参考译文] LMK04828：支持32位 SPI 事务长度

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    Other Parts Discussed in Thread: LMK04228 , LMK04828 , LMK04832 , LMK04821 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1273433/lmk04828-support-for-32-bit…

  • [参考译文] ADS52J90：TI204 IP Rx 数据输出

    Other Parts Discussed in Thread: ADS52J90 , ADS52J90EVM , LMK04826 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1203852/ads52j90-ti204-ip-rx-data-out…

  • RE: [参考译文] ADS52J90EVM：76.8 MSPS 的单环路模式 lmk04826

    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好、Hyunok、 感谢您进行测试。 由于您的问题与 LMK04826器件更相关、我已将此主题分配给了擅长 LMK 器件的 Ajeet。 我负责 ADS52J90器件、因此我认为我们都能为您提供进一步的帮助。 谢谢、此致、 Abhishek
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  • RE: [参考译文] LMK04826：LMKDCLK 和 SDCLK 延迟

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好！ 关于 DCLK 和 SYSREF 时钟的实际延迟设置、取决于分频值以及接收器端所需的设置和保持时序 DCLK 到 SDCLK 的偏差范围为|50ps|、根据 ADC 的设置和保持时序要求、需要优化延迟。 因此、在开始时、您可以为两者保留相同的延迟值、如果需要、您可能需要调整 DCLK 或 SDCLK 的值。 您可以按照 LMK04828数据表中的第9.3.4节了解…
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  • RE: [参考译文] LMK04826：用于 JESD204C 链路的 LMK04826可以#39；t 建立 SYSREF 除以 VCO 的 IF

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好、Eddie、 请分享从 LMK04826到 ADC 和 FPGA 的时钟连接(原理图)。 谢谢！ 此致、 Ajeet Pal
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  • [参考译文] LMK04826：应用问题

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    Other Parts Discussed in Thread: LMK04826 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1115615/lmk04826-application-problem 器件型号： LMK04826 大家好、 客户提出一些问题。…
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  • [参考译文] 超低噪声、低电压脉冲(10mV 峰间值、10nsec 脉冲持续时间)

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    Other Parts Discussed in Thread: TMUX1108 , LMP7721 , DAC80501 , DAC1282 , DAC11001A , OPA828 , DAC7664 , LMK5C33216 , LMK5B33216 , LMK04832 , LMK04828 , LMK04826 , LMK04821 , SN74LVC1G132 , SN74LVC1G74 , CDCE6214 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译…
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  • RE: [参考译文] LMK04828：DEVCLK 和 SYSREF 延迟

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好！ 这是下面类似的主题、已经提供了响应。 https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1165771/lmk04826-lmk-dclk-and-sdclk-delays 因此、现在关闭该线程。 谢谢！ 此致、 Ajeet Pal
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  • RE: [参考译文] LMK04828：SYSREF 连续模式

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 尊敬的 Derek： 除了您建议的更改外、我们还必须进行以下修改、以使 SDCLK​​输出作为 SYSREF 连续时钟正常工作： 以前： -第105行：0x0149 0x42 //将 CLKIN_SEL1配置为输入(具有下拉电阻)；在 3线模式下、在 SPI 回读期间 SDIO 引脚为开漏； -第194行：0x0143 0x00 //同步功能 禁用 。 防止 SYNC 引脚生成同步事件…
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  • RE: [参考译文] LMK04826：SYSCLK 和 SYSREF 之间的同步

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 你好，JH， 现在，不应用同步，输出的分隔器状态将根据 SPI 计时进行初始化，该计时将有很大的不同。 客户是否也有同步过程？ 我注意到他们已启用 SYNC_PLL2_DLD。 如果他们希望 PLL2锁生成分隔器重置和同步信号，则必须首先配置同步路径，以接受 PLL2_DLD 作为同步源(SYNC_MODE =1，SYSREF_MUX =0) 并且最初必须为所有参与同步的分禾器使用…

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