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• RE: [参考译文] PLL1707：TI 支持新设计

  

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  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 Itoh-San、您好！ 是 CDCE6214-Q1可以同时生成44.1kHz 和48kHz 输出。 例如、VCO 频率可设置为2469.6MHz。 此致、 Hao

  • 5 年多前
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• RE: [参考译文] PLL1707：如何同步两个音频时钟域？

  

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  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 Geza、 我更熟悉频率更高的 PLL LMX 系列、但该器件与它们有许多相似之处。 要回答您的问题： (1)我认为它们的频率是相同的。 PLL 具有零相位误差、这甚至涉及0误差。 现在、假设您使用相同的主输入基准；如果您在每个电路板上使用单独的27MHz 晶体、情况就不同了。 (2)我并不是这方面的专家、但 LVDS 等差分信号似乎非常流行。 LVPECL 具有更高的摆幅…

  • 7 年多前
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• RE: [参考译文] DIX4192：DIX4192减少抖动？

  

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  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 你好、Zak、 我们的 PLL/VCXO 是一款由抖动极低的 VCXO 驱动的 PLL1707、我们对 VCXO 的控制电压进行了大量滤波。 PLL1707的24.576MHz 和22.5792MHz 输出直接馈送到 CPLD、我们在此处对 DIX4192的 RXCKI 使用24.576MHz。 我*也可以*使用其中一个(通过 MCLK)作为 DIX4192的 DIT 的主时钟…

  • 5 年多前
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• RE: [参考译文] LMK03806：用于生成 Lt；1MHz 时钟的选项(I2S LRCLK)

  

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  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好、Pavel、 您是否了解过 PLL1707？ 它可以生成256*FS 和384*FS 时钟，可以按照您的建议与分频器配合使用。 这些频率都是不相关的。 由于 VCO 需要225.792MHz 和13位分频器才能实现、因此很难从单个 VCO 合成它们。 如果该频率不在给定器件的 VCO 范围内、则需要缩放 VCO 频率以及分频器尺寸。 此外、由于44.1kHz 和48kHz…

  • 5 年多前
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