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• RE: [参考译文] ADS42JB69EVM：FPGA 接口的 ADS42JB69EVM 验证源代码。

  

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  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 Lianbing、 此项目的源代码可在 TI 网站上的 TSW14J10EVM 产品文件夹下找到。 这是由 Xilinx 创建的、可能不应在实际应用中使用、因为它被设计用于 HSDC Pro GUI 软件、并且未进行优化。 TI 确实提供了可与此 Xilinx 器件配合使用的免费 JESD204B IP 和示例源代码。 如果对此感兴趣、请访问以下链接以请求此 IP： https…

  • 4 年多前
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• RE: [参考译文] ADS54J60EVM：LMFS_8224的采样映射

  

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  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 曼尼 FPGA 使用什么参考时钟？ 对于此时钟，LMK 设置是否正确？ 您正在使用什么 FPGA？ 如果您访问 TI 网站上的 TSW14J10EVM 产品文件夹，则可以下载 Xilinx 为 TI 创建的用于 TI ADC 和某些 Xilinx 开发板的固件示例。 这可能会对您有所帮助。 请参阅随附的参考设计示例，该参考设计将此 ADC 与基于 TI 的 JESD204B IP…

  • 3 年多前
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• RE: [参考译文] AFE7950EVM：TSW14J57EVM+AFE7950EVM：应用软件开发

  

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  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好、Ganesh、 TSW14J57源代码很复杂、因为它支持针对各种器件/JESD 模式的动态配置、并且具有 HSDC Pro 集成部件。 因此，生成针对应用所需的特定 JESD 模式进行优化的 FPGA 设计并不有用。 为此、我们提供了基于 TI JESD IP 的 JESD 参考设计。 目前、我们只有 Xilinx 平台提供的参考设计。 您可以通过 https://www…

  • 4 年多前
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• RE: [参考译文] DAC39J82EVM：面向 DAC39J82EVM 和 Xilinx FPGA EVM 的图像、位流或应用

  

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  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 Kiran、 如果没有 TSW14J10EVM、我从未尝试过此位流。 不确定是否可以正常工作。 有一次、Xilinx 有一个可用于此设置的参考设计。 不确定其网站是否仍然可用。 我强烈建议使用以下链接提交免费 TI JESD204B/C IP 申请。 此套件附带示例参考设计、可帮助您快速上手。 此致、 Jim https://www.ti.com/tool/TI-JESD204…

  • 4 年多前
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• RE: [参考译文] DAC38RF89：调试时出现204B 接口不稳定问题

  

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  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好、Cherry、 客户需要读取错误警报以缩小根本原因。 这可能是信号完整性问题 有关遇到错误的建议、请参阅以下 ppt。 e2e.ti.com/.../1832.General-Alarms-for-All-Converters.pptx [引用 userid="496057" URL"~/support/rf-microwave-group/rf-microwave…

  • 4 年多前
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• RE: [参考译文] HSDC Pro 和 Nvidia Xavier 的兼容性

  

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  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好，Farid， 这些 EVM 评估版软件(HSDC Pro 和 Latte)仅在 Windows 计算机上运行。 我们不打算在 Linux 上支持这些功能。 当用户从评估阶段转向自定义设计时，他们使用自定义 FPGA 主板而不是 TSW14J5xEVM。 TI 提供了 JESD IP 参考设计示例，以帮助进行固件开发。 可以在 以下网址申请访问此网站：https://www.ti…

  • 3 年多前
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• RE: [参考译文] DAC37J84：串行器/解串器 PLL 不支持#39；t LOCK

  

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  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 艺术、 SYSREF 对于建立链路至关重要、但我认为它不用于锁定串行器/解串器 PLL。 如果串行器/解串器 PLL 未锁定、这通常是发送器和接收器之间的频率不匹配。 我确实认为需要 K28.5符号、因为 SerDes 需要具有正在交换的数据、以便可以从中派生时钟。 如果有兴趣、TI 现在提供适用于所有 Xilinx 器件的免费 JESD204B IP。 您可以通过转到以下链接请求此…

  • 4 年多前
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• RE: [参考译文] TSW14J10EVM：基于 ADC12DJ3200EVM 和 KU115的开发平台

  

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  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 史蒂文 TSW14J10EVM 是几年前设计的，旨在为用户提供在有限数量的 Xilinx 平台上使用 HSDC Pro GUI 的选项。 如果您计划使用与 TSW14J10EVM 支持的 FPGA 完全匹配的 LMFS 模式，采样率，通道映射，同步和 SYSREF 映射以及 SerDes 速率，这可能适用于您的情况。 您必须使用另一种方法加载固件，因为 HSDC Pro 不会提供您所需的设备…

  • 3 年多前
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• RE: [参考译文] ADS54J64：ADS54J64

  

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  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 年轻、 该 TSW14J10固件已过时、未针对正常运行进行优化。 该器件旨在与 TI HSDC Pro GUI 配合使用、以便客户快速评估待测试的 TI 器件。 它不是最终产品使用的固件、如果我记得正确、它也不允许您使用 Chipscope。 我强烈建议您使用 Xilinx 提供的示例作为一个选项来创建自己的固件。 另一种选择是申请免费的 TI JESD204C IP、该 IP…

  • 4 年多前
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• RE: [参考译文] DAC JESD-Rx 链路错误

  

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  请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 尊敬的 Zeljko： 这些错误表明 AFE (DAC SERDES)中的 JESD 接收器未与 FPGA SERDES 传输中的逗号字符对齐。 由于到 FPGA 的 JESD 时钟是从 LMK 输出的、因此必须首先对 其进行编程、并且应首先配置 FPGA SERDES 发送器、然后才能配置 AFE 以建立链路。 我在脚本中看到首先运行 AFE.deviceBringup (…

  • 2 年多前
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