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  • [参考译文] ADC12QJ1600EVM：zcu102_8b10b 参考设计未显示调试内核

    Other Parts Discussed in Thread: ADC12QJ1600EVM 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1514053/adc12qj1600evm-zcu102_8b10b-reference-design-not…
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  • RE: [参考译文] ADC32RF45EVM：ADC32RF45 DIDN&#39；t 输出 K28.5代码

    已解决
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 你好，蔡斯： 我确认 FPGA 时钟状态,如图1和图2 , jesd204 IP 使用 CPLL。 JESD204的寄存器位2为0、表示时钟已锁定。 我不知道 ADC 为什么不能输出 K28.5。 有人能帮助吗？ 谢谢。 图片1： 图片 2 ：

  • DAC39RF12: DAC39RF12 <Jmode 0>数据组包方式

    Part Number: DAC39RF12 基于XILINX VIVODA环境开发，之前使用JMODE14做的8bit 20Gsps程序正常。但是转JMODE1做的16bit 12Gsps程序看着数据组包存在问题。 手册组包描述： 分别使用半字节和16bit为单位，组包输出到JESD204 IP，协议B和协议C都做了，看着输出波形存在数据顺序不对的现象。下面是组包源码 上图是半字节逆序的，播放效果不正确 上图是16bit的，播放效果还是不正确。频率正确，但是波形乱序 想请教一下手册的的表7-24如何理解…

  • [参考译文] ADC12DJ3200EVM：VCK190的参考设计

    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1508193/adc12dj3200evm-reference-design-for-vck190 器件型号： ADC12DJ3200EVM 工具/软件： 我有一个与 以下两个线程 ( 线程1 和 线程2 )类似的问题…
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  • RE: [参考译文] DAC38J84：JESD204B 配置

    已解决
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好！ Unknown 说： -in 在 DAC38J84中设置 LMFS 时、L = 8、因为我把全部8个 JESD 通道都连接到 FPGA JESD204 PHY？ 或者 L = 4、因为我有4个 DAC38J84 JESD204通道(D0P/N 至 D3P/N)连接到一个 FPGA JESD204 PHY、而另4个 DAC38J84 JESD204通道(D4P/N 至 D7P…
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  • [参考译文] ADC12QJ1600：ADC12QJ1600

    已解决
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1472608/adc12qj1600-adc12qj1600 器件型号： ADC12QJ1600 工具与软件： 您好！ 我有一个问题： 我们已成功将最新的 JESD204 IP 内核集成到 Xilinx…

  • RE: [参考译文] DAC38J82：DAC38J82无波形输出

    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 大家好、Chase： 感谢您的调查。 1.我把 RBD 改成了32,但结果还是一样的。 2."TI JESD IP 中的参考时钟是什么？ " . 我在 TI JESD IP 中只有 TX、未使用 TX_sys_ref、并且在示例设计中设置为0。 3。我还尝试了用于 DAC 的 Continue SYSREF。 仍然无法正常工作。 4. qpll_locked…
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  • [参考译文] DAC39J84：DAC3XJ8X GUI 中的链路配置错误

    已解决
    Other Parts Discussed in Thread: DAC39J84 , DAC39J82 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1382355/dac39j84-link-configuration-errors-in-dac3xj8x…
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  • [参考译文] ADC09QJ1300：TI204C-IP JESD FPGA IP 接口

    已解决
    Other Parts Discussed in Thread: ADC09QJ1300 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1430285/adc09qj1300-ti204c-ip-jesd-fpga-ip-interface 器件型号：…
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  • RE: DAC38RF89: 调试过程出现204B接口不稳定问题

    已解决
    请您在出错时读出警报来缩小错误的排查范围。目前我们认为这可能是信号完整性问题。 当出错时，请您参考以下ppt： 1832.General Alarms for All Converters.pptx qiang wan 说： LMFSHd=41380，但数据组帧时发现，组合起来的数据是24bit，不符合204B接口的四字节处理， 这是标准 的JESD204 F =3 模式。所有的FPGA IPs，例如Xilinx、Intel JESD204 都支持该种模式。如不支持，请您参考TI的 JESD204 …

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