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  • RE: [参考译文] TSW14J10EVM：基于 ADC12DJ3200EVM 和 KU115的开发平台

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 史蒂文 TSW14J10EVM 是几年前设计的，旨在为用户提供在有限数量的 Xilinx 平台上使用 HSDC Pro GUI 的选项。 如果您计划使用与 TSW14J10EVM 支持的 FPGA 完全匹配的 LMFS 模式，采样率，通道映射，同步和 SYSREF 映射以及 SerDes 速率，这可能适用于您的情况。 您必须使用另一种方法加载固件，因为 HSDC Pro 不会提供您所需的设备…
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  • RE: [参考译文] ADS54J64：ADS54J64

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 年轻、 该 TSW14J10固件已过时、未针对正常运行进行优化。 该器件旨在与 TI HSDC Pro GUI 配合使用、以便客户快速评估待测试的 TI 器件。 它不是最终产品使用的固件、如果我记得正确、它也不允许您使用 Chipscope。 我强烈建议您使用 Xilinx 提供的示例作为一个选项来创建自己的固件。 另一种选择是申请免费的 TI JESD204C IP、该 IP…
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  • RE: [参考译文] DAC JESD-Rx 链路错误

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 尊敬的 Zeljko： 这些错误表明 AFE (DAC SERDES)中的 JESD 接收器未与 FPGA SERDES 传输中的逗号字符对齐。 由于到 FPGA 的 JESD 时钟是从 LMK 输出的、因此必须首先对 其进行编程、并且应首先配置 FPGA SERDES 发送器、然后才能配置 AFE 以建立链路。 我在脚本中看到首先运行 AFE.deviceBringup (…
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  • RE: [参考译文] AFE7900EVM：抽取因子与 JESD204设置

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 尊敬的 Tomas： 1. AFE79xx 加密文件夹中的 AFE79xxEVM + ZCU102有两种 TI JESD204 IP 参考设计。 一种设计使用8b/10b 编码、SERDES 通道速率~10Gbps；另一种设计 使用64b/66b 编码、 SERDES 通道速率~12Gbps 。 我看到您在使用第二个解决方案。 由于您的目标是使用抽取48、SERDES 通道速率将低于6Gbps…
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  • RE: [参考译文] AFE7900EVM：兼容性

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 尊敬的 Ray： AFE7900和 AFE7950通常使用3GSPS 采样率、然后我们抽取 以获得较低的数据速率、例如500MSPS。 关于这两个器件、需要注意的一点是、如果客户对使用 X 频带感兴趣、则应使用 AFE7950。 如果客户不打算在 X 带内运行、则可以使用 AFE7900。 关于 Xilinx 开发套件、我们有一个适用于 AFE79xxEVM + ZCU102…

  • [参考译文] ADC12QJ1600EVM：TI-JESD204C-IP、“rx_lane_data_valid"置“置位

    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1584213/adc12qj1600evm-ti-jesd204c-ip-assertion-of-rx_lane_data_valid 器件型号： ADC12QJ1600EVM 你好 我正在试验在 Vivado…
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  • RE: [参考译文] AFE7900：单链路双通道配置和双链路单通道配置之间是否存在差异？

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 尊敬的 William： 对于125MSPS 数据速率和10Gbps SERDES 速率、AFE JESD 可配置为所有4个转换器的单链路(LMFS：2-8-1-0)或两个链路(每个转换器2个)(LMFS：1-4-8-1-0)。 在单链路模式下使用该器件并不复杂、因为只有一个 JESD 同步信号将 FPGA 连接到 AFE。 FPGA 上只需要 JESD IP 的一个实例。 …

  • RE: [参考译文] AFE7769DEVM：JESD204B 链路未接通

    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好、Kang、 请在下面找到我的配置文件。 我目前正在为 AFE JESD 接口和 FPGA 使用 CMOS SYNC。 e2e.ti.com/.../AFE_5F00_JESD204B.txt 在我的设计中、FPGA 使用 Xilinx JESD204C IP 内核。 。 RX_SYNC 信号配置为 Xilinx JESD204 RX IP 内核的输出、并连接到 AFE…
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  • RE: [参考译文] ADC 延迟

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 尊敬的 Patrick： 如果可选 JESD 接口、则 ADC12J4000也是不错的选择。 我要提到的是、我们确实为 Xilinx FGPA 提供了免费的 JESD204B/C 快速设计 IP、以帮助设计人员实现 JESD 接口。 有关详细信息、请访问： https://www.ti.com/tool/TI-JESD204-IP 关于 ADC12J4000、延迟为64个时钟周期…
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  • RE: [参考译文] ADC12DJ5200RFEVM：设置 JMODE5时出现问题

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好、Eric San、 非常感谢您的快速回复。 也许我的 FPGA 板上的配置出错。 HTG830有两个 FMC+连接器,FMC+(B)似乎有一个正弦波进入,而 FMC+(C)只有一个链路上有一个正弦波进入。 FMC+(B)使用一个 Xilinx JESD204 PHY (8条通道)、因为信号位于同一个 SLR (超级逻辑区域)；FMC+(C)使用两个 PHY (每个4条通道…

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