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RE: [参考译文] 正在尝试配置此PLL：LMK0.4806万BISQE/NOPB

admin

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 e2e.ti.com/.../e2e_2D00_lmk0.4806万_2C00_-2022_2D00_04_2D00_11_2C00_-minimum-modifications.tcsHi Farid2022 Farid，您是否使用过我们的TIC Pro软件？ ( https://www.ti.com/tool/TICSPRO-SW) 它具有LMK0.4806万配置文件，您可以输入输入频率…
- 4 年多前
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RE: RE: ADC12DJ5200-SP: 数据转换器论坛

Daniel

您好旁路电容值。 PLLatinumSim 是一款用于环路滤波器设计的 GUI 软件。可在此处下载： www.ti.com/.../PLLATINUMSIM-SW 您是否使用 TICSpro 来尝试打开我发送的配置(.tcs)文件？
- 1 年多前
- 时钟和时序
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[参考译文] LMX2572LPEVM：PLLATINUMSIM-T Ü SWで設計した内容を tcsファイルに保存することは出来ますか？

admin

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1224270/lmx2572lpevm-pllatinumsim-sw-tcs 器件型号： LMX2572LPEVM PLLATINUMSIM 的 SWで設計した内容を、LMX2572LPEVMで動作確認したいと考えています…
- 已回答
- 3 年多前
- 时钟和时序（参考译文帖）
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RE: [参考译文] ADC34J43：数据转换器论坛

admin

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。您好、Diversger、我的目标采样率为80M。那么、进入'CLKP'的时钟和'CLKM'应该是80MHz、对吧？是的、正确。借助我们的 FPGA 数据采集卡、我们还需要提供一个采样时钟频率翻倍的 FPGA 时钟。我发现 ADC34J43EVM 使用100MHz VCXO、因此我尝试在 PLLatinum Sim 中获取80MHz 输出…
- 6 年多前
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RE: [参考译文] LMK5B12204：在强制自由运行/保持模式下监控 PLL 状态

admin

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。尊敬的 Frederik：我再次拥有实验室访问权限、并能够运行一些测试。请注意、我将 PRIREF 输入设置为156.25 MHz + 10ppm、以便我可以轻松观察 XO 输入和 REF 之间的频域何时发生变化。测试#1 -禁用优先级 PRIREF =开启| SECREF =关闭/未使用启动写入所有寄存器 PRIREF 优先级=不可用| SECREF…
- 1 年多前
- 时钟和时序（参考译文帖）
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RE: [参考译文] LMK04828BEVM：设置正确时出现问题

admin

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。您好、Raffael、 LMK04828无法输出低至38.4MHz 的频率、因为输出分频器的范围仅为1~32、而最小 VCO 频率为2370MHz。 LMK04803或 LMK40806可输出38.4MHz、分频器范围为1~1045。 1、新的 GUI TICS Pro 可通过以下链接 http://www.ti.com/tool/ticspro-sw 下载在 TI.com…
- 7 年多前
- 时钟和时序（参考译文帖）
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RE: LMX2492: 50MHz/204us Chirp Linearity Quality Improvement

Cherry Zhou

Hi, The TICSPRO is a very good tool for setting up these ramps, but does not design the loop filter. The PLLatinum Sim tool (ti.com/tool/PLLATINUMSIM-SW) does this. If the loop bandwidth is too narrow, then the linearity will be worse. Also, when you…
- 3 年多前
- 时钟和时序
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RE: [参考译文] LMX2581：相位噪声优化

admin

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 LBDube、 1、假设任何信号发生器频率都具有绝对可怕的相位噪声、因为情况几乎总是如此。一个花费大量资金或者声称是低噪声的信号发生器不会使它具有低噪声。一个有用的实验是更改频率。例如、如果这是信号发生器噪声、则将相位检测器频率保持在恒定的10MHz、并尝试以下操作：对于 FPD = 10MHz、请尝试10MHz 输入、R=1、对于 FPD = 10MHz、请尝试20MHz…
- 8 年多前
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RE: [参考译文] LMX2492：提高50MHz / 204us 线性调频脉冲线性度质量

admin

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。樱桃、 TICSPRO 是一款设定这些斜坡的极佳工具、但是它并不设计环路滤波器。 PLLatinum Sim 工具(ti.com/tool/PLLATINUMSIM-SW)可以做到这一点。如果环路带宽太窄、则线性度会更差。此外、当线性调频脉冲的频率急剧下降时、这可能会导致一些问题。本文可能对您有所帮助。此致、迪安
- 3 年多前
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RE: How to design a PLL clock circuit that can receive a WordClock input and output BCLK

Kailyn Chen

Hello， For any PLL requirement, I would recommend to use the TI Clock Tree Architect tool to generate your required clocks, which will recommend you the part for your clocks requirement. https://www.ti.com/tool/CLOCK-TREE-ARCHITECT According to your requirement…
- 4 年多前
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