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  • [参考译文] TRF3765：编程TRF3765

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    Other Parts Discussed in Thread: TRF3765 , ADC12J4000 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/576967/trf3765-programming-trf3765 部件号： TRF3765 主题中讨论的其他部件…
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  • RE: [参考译文] ADC12J1600EVM：ADC12J1600EVM GUI版本1.3 .................................................................1不支持TRF3765

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好Hans 带有TRF3765的主板是较新版本。 以下是支持该主板的更新GUI的安装程序链接。 /cfs/file/__key/communityserver-discussions-组件文件/73/2577.ADC12J1600EVM-GUI-A-Installer.zip</s>1600 我将与我们的网络团队合作，更新网络上的版本。 如果您有任何问题，请告知我们…
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  • ADC12J4000时钟设计

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    Other Parts Discussed in Thread: LMK04828 , TRF3765 , ADC12J4000 我们的需求是使用ADC12J4000实现4GHz采样，ADC12J4000的采样率为输入时钟频率，参考板上使用了TRF3765+LMK04828，使用TRF3765作为LMK04828的时钟输入，看了LMK04828的资料，发现其输入时钟的最大频率为3100MHz，那么这个方案是无法实现4GHz采样的。是这样吗？ 如果这样的话，有没有另外的方案可用于ADC12J4000的时钟方案呢…
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  • RE: [参考译文] ADC12J4000EVM：SPI驱动

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 你好，Julien 如果您只需要使用FMC连接器来向ADC SPI接口发送信号，则卸下R65并将U12引脚9连接到引脚16 (3P3V_FTDI)也就足够了。 这将使B1，B2，B4和A3处的U12输出变为高阻抗，并允许FMC接口控制ADC SPI信号。 引脚9需要连接到低电平，以重新启用ADC SPI的FTDI控制。 LMK0.4828万和TRF3765 SPI仍由FTDI设备控制…
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  • RE: [参考译文] ADC12J4000：多ADC同步(或多ADC板同步)

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 你(们)好 TRF3765的一个输出被发送至LMK0.4828万 CLKIN1输入，并用作DCLK/SDCLK电路板的时钟源。 该信号位于ADC DEVCLK/2处。 将分频器设置为生成所需的FPGA时钟以及FPGA和ADC的SYSREF。 默认情况下，ADC SYSREF处于禁用状态，但可以通过调整SDCLKout11输出的设置来启用它。 此架构允许轻松调整ADC DEVCLK频率…
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  • RE: [参考译文] ADC12J4000EVM：在LMKCLK和DEVCLK (@ 1GHz)之间使用单个外部时钟分离

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 你好，巴特 我希望ADC12J4000EVM具有Rev A电路板，具有TRF3765 PLL/VCO，可实现高达4000 MHz的时钟速率。 如果您有Rev A板，则默认配置设置假定发送到LMK0.4828万的时钟频率始终是发送到ADC的时钟频率的1/2。 这是因为TRF3765输出和LMK0.4828万输入之间有一个专用的除法2电路，可将最大输入频率限制为2 GHz (小于允许的最大值…
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  • [参考译文] 使用ADC12J4000EVM GUI加载寄存器配置

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    Other Parts Discussed in Thread: ADC12J4000EVM , ADC12J4000 , TRF3765 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/565278/using-adc12j4000evm-gui-to-load…

  • RE: JESD204B协议相关问题

    您好，请参考附件文档
    • JESD204B多器件同步_：分解要求.pdf

  • LMK 04828 使用单PLL 0-delay模式，通过PLL2倍频

    Other Parts Discussed in Thread: LMK04828 , ADC12J2700EVM TI的工程师您好： 我在使用贵公司的ADC12J2700EVM做设计时，想从LMK04828的OSCin端输入16MHz的时钟，只使用单个PLL，通过PLL2的0-delay模式倍频出2.56GHz的ADC采样时钟和0-delay的SYSREF 16MHz的时钟，遇到了PLL无法锁定的问题。我已经按附件的文档建议的修改了ADC12J2700EVM。
    • tidu752-Synchronization of JESD204B Giga-Sample ADCs using Xilinx Platform for Phased Array Radars.pdf
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  • 有关JESD204B手册问题

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    Other Parts Discussed in Thread: DAC38J84 , DAC38J84EVM 寄存器37的15：13 位应当如何配置？ 文档中并没有提到JESD CLOCK，请问这个时钟跟其他哪个时钟存在什么关系？还是随意分频就可以？ 寄存器62 的4：2位，如何配置？是111代表20bit还是什么组合可以配置为20bit
    • dac38j84.pdf

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