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  • [参考译文] AFE7950EVM：jesd204环回模式

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    Other Parts Discussed in Thread: TSW14J58EVM , AFE7950EVM , AFE7950 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/rf-microwave-group/rf-microwave/f/rf-microwave-forum/1286081/afe7950evm-jesd204-loopback-mode 器件型号：…
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  • [参考译文] TSW14J56EVM：申请 Vivado 参考设计文件。

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    Other Parts Discussed in Thread: AFE7950EVM , TSW14J58EVM 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1064374/tsw14j56evm-request-for-vivado-reference…
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  • [参考译文] AFE8000EVM：afe8000evm

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    Other Parts Discussed in Thread: AFE8000 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/rf-microwave-group/rf-microwave/f/rf-microwave-forum/1457197/afe8000evm-afe8000evm 器件型号： AFE8000EVM 主题中讨论的其他器件： AFE8000 工具与软件： …
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  • [参考译文] AFE8000EVM：需要检查软件 AFE80xCat.exe

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    Other Parts Discussed in Thread: AFE8000 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/rf-microwave-group/rf-microwave/f/rf-microwave-forum/1454285/afe8000evm-need-please-check-the-soft-afe80xcat-exe 器件型号： AFE800…
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  • RE: ADC12DJ5200RFEVM: 数据转换器论坛

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    您好，之前有客户问过类似的问题，美国工程师实验发现是采样率为10G时候可以运行JMODE 30 ，但是客户要求10.4G采样是有问题的。您参考一下。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1079994/tsw14j58evm-adc12dj5200rf/4012187#4012187 我个人建议还是使用推荐的 TSW14J 57 EVM 和ADC12DJ5200RFEVM…
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  • [参考译文] TSW14J57EVM：错误"coldn't 获取 RX"的链接

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    Other Parts Discussed in Thread: TSW14J58EVM 请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1077688/tsw14j57evm-error-couldn-t-get-the-link-up-for-rx …

  • RE: [参考译文] ADC09QJ1300EVM：ADC09QJ1300EVM 相关问题

    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。 您好、Jeno： 从您分享的文档来看、您好像在使用板载50 MHz 参考。 这种特定的工作模式具有一些复杂的特性。 从分享的屏幕截图中、我们可以看到 FPGA_GBT 时钟来自 ADC TRIGOUT 引脚。 此模式的工作方式是在 ADC 内部。PLL 将生成转换器时钟、s PLL 将生成串行器/解串器时钟、而 TRIGOUT 将获取串行器/解串器时钟并将其分频以输出 FPGA…

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