在调试TLVADC3120时，器件配置:外部16MHz MCLK时钟输入，只配置左声道输出，当采样率设置为8kHz和16bit，I2S总线上没有输出数据，配置为8kHz和32bit，I2S总线上可以读取数据，但配置为其它的采样率如16kHz和16bit也可以在I2S上读取到数据，以上读取数据使用逻辑分析仪测试
在调试TLVADC3120时，器件配置:外部16MHz MCLK时钟输入，只配置左声道输出，当采样率设置为8kHz和16bit，I2S总线上没有输出数据，配置为8kHz和32bit，I2S总线上可以读取数据，但配置为其它的采样率如16kHz和16bit也可以在I2S上读取到数据，以上读取数据使用逻辑分析仪测试
当采样率设置为8kHz和16bit，I2S总线上没有输出数据，配置为8kHz和32bit，I2S总线上可以读取数据
只配置左声道，根据MCLK=BCLK*channel number*fs可以计算 BCLK=16M/8Khz*1=0.2Mhz
参考Table 8-6和8-7的表格，ADC3120可以配置为各种各样的采样速率，BCLK的最小频率为0.256Mhz，所以当BCLK/FSYNC的比值为16或24的时候是reserved状态。
