TI工程师您好：
母板有1个，用作数据采集，子板有多个，用作模拟信号采集；每个子板有一路ADC做采集转换，ADC为串行输出（这里不选用并行），多个子板同时进行；
子板上有FPGA可将串行数据转换为8bit并行数据，各子板逐一上传到母板；
各子板和母板间用8bit并行总线连接，差分信号形式（LVTTL-->LVDS）传输，我选用了SN65LVDS389/388；
当前子板传输数据时，其他差分芯片的EN端除能，手册上说输出为高阻。
请问这样的结构是否可以实现，差分芯片选型是否科学？
另外，FPGA的输出管脚到差分芯片的输出之间是否需要添加一级驱动器？
谢谢！
