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例如ADC芯片的采样率为100MSPS，位宽16位，那么吞吐量是多少？
用差分LVDS和FPGA相连，FPGA的时钟速率多少能够满足要求/？
100MSPS，表示一秒钟采集100M次，一次是16bit，一秒钟就是1600Mbit的数据
您好！
吞吐率通常用于表征数据传输速率的能力或容量。
对于ADC芯片而言，吞吐率通常是指其数据传输的最高速率，单位为sps或ksps。
对于非同步采样的ADC而言，其吞吐率等于单通道最大采样率。对于多通道同步采样的ADC而言，其吞吐率等于最大采样率*同步采样通道数。
具体的时钟速率，能否提供下您所选用的ADC型号？
谢谢！
谢谢您的回复。
那以ADS6445芯片为例子。有如下几个问题。
1）采样率最高125MSPS，通过什么调节采样率，寄存器配置还是时钟。
2）如果我是最高采样率，我应该提供的时钟的频率是多少，这两者之间有什么关系。
3）采用率125MSPS，14bit，那么数据速率就是125M*14=1750Mbps=1.75Gbps，将这些数据给到FPGA，如果FPGA的数据位宽16bit，那么FPGA的时钟应该为多少？
对于该芯片：
1。采样率是通过输入的时钟控制的。由寄存器控制模式，不同模式支持的最大采样率不同，见table 24, table 12;
2。最高采样率125MHz，则在引脚输入时钟 CLKP/CLKM 125MHz就可以，但必须是2-wire模式；
3。125Msps,14bit 需要用2-wire模式来支持，此时的bit clock = 125M * 14 / 2 = 875MHz，见table 24; 若FPGA数据位宽16bit,您可以选择以16位一帧，也就是一个字长的形式来传输，其高两位会是0，时此的bit clock 是125M * 16 / 2 =1000MHz;
另，寄存器配置可通过SPI接口实现，该芯片SPI支持的最大速率是20M。
如该回复对您的疑问有帮助，还请确认下，谢谢。
